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[VHDL编程] UART
说明:verilogHDL语言实现的uart模块,内部包含波特率生成、uart收、uart发三个子模块,支持配置常规波特率、数据位、结束位和校验位,输入工作时钟125M,时钟不一样时需要修改波特率生成的代码-verilogHDL language of uart module contains an internal baud rate generator, uart receive, uart made three sub-module, configured to support conventi<沈浩> 在 2025-06-18 上传 | 大小:6kb | 下载:0
[VHDL编程] prj_button_anti_shake
说明:按键消抖的fpga程序,code is based on verilog language, it is practical, we hope to help<李丽> 在 2025-06-18 上传 | 大小:41kb | 下载:0
[VHDL编程] Random-sequence-of-test
说明:随机序列的测试源码,使用verilog编写,感觉很有用,希望大家喜欢-Random sequence of test source, the use verilog to write, feel useful, I hope you like<李丽> 在 2025-06-18 上传 | 大小:2kb | 下载:0
[VHDL编程] uartsample
说明:Xilinx EDK开发 通过FPGA实现UART通信-EDK Xilinx development through FPGA to achieve UART communication<huowei> 在 2025-06-18 上传 | 大小:2.3mb | 下载:0
[VHDL编程] lab3_1
说明:VHDL利用四位拨盘输入数据,输入两个数,显示于数码管,另两个数码管显示其取反,四个数字再留个数码管上以一秒为周期左移-VHDL use four dial input data, input two numbers displayed on the digital control, the other two digital display its negation, then leave a four-digit digital tube left at one-second cycle<刘天> 在 2025-06-18 上传 | 大小:658kb | 下载:0