[VHDL编程] Vivado入门与提高Demo（一）（含源文件）

说明：Vivado入门与提高Demo，大家看看。(Vivado entry and improve Demo)
<了阔天空 > 在 2025-12-22 上传 | 大小：3.8mb | 下载：0

[VHDL编程] Vivado入门与提高第2讲DEMO（含源文件）

说明：Vivado入门与提高第2讲DEMO（含源文件），大家参考。(Vivado entry and improve Demo)
<了阔天空 > 在 2025-12-22 上传 | 大小：643kb | 下载：0

[VHDL编程] uart

说明：带有fifo的功能模块，具有发送模块和接收功能模块(The function module with FIFO has transmitting module and receiving function module)
<陈陈陈啊 > 在 2025-12-22 上传 | 大小：142kb | 下载：0

[VHDL编程] DPSK调制解调VHDL程序

说明：用于DPSK的调制解调 包括码型变换及反变换过程(Modulation and demodulation for DPSK, including code type conversion and inverse transformation process)
<红红火火mg > 在 2025-12-22 上传 | 大小：15kb | 下载：0

[VHDL编程] IEEE Standard for Verilog 2005

说明：IEEE Standard for Verilog 2005
<zking > 在 2025-12-22 上传 | 大小：2.99mb | 下载：0

[VHDL编程] hp and lp filter

说明：hp and lp filter verilog code..
<GIRISH > 在 2025-12-22 上传 | 大小：3kb | 下载：0

[VHDL编程] 16x 16 vedic mulbit

说明：vedic 16x16 design and teshbench fully working codes..
<GIRISH > 在 2025-12-22 上传 | 大小：5kb | 下载：0

[VHDL编程] reconf. router code xylinx

说明：design and fpga implementation of Routing algorithm for NOC
<GIRISH > 在 2025-12-22 上传 | 大小：2.31mb | 下载：0

[VHDL编程] fir filter design

说明：FIR FILTER DESIGN IN VERILOG ON FPGA
<GIRISH > 在 2025-12-22 上传 | 大小：18kb | 下载：0

[VHDL编程] qam16 modulator

说明：QAM16 MODULATOR VERILOG CODE ON FPGA
<GIRISH > 在 2025-12-22 上传 | 大小：1kb | 下载：0

[VHDL编程] hola mundo2

说明：hat the image I was created by convolving a true image with a % point-spread function PSF and possibly by adding noise. The algorithm % is optimal in a sense of least mean square error between the % estimated and the true images
<pierovdz| > 在 2025-12-22 上传 | 大小：4kb | 下载：0

[VHDL编程] booth

说明：16位booth乘法器的实现：先将被乘数的最低位加设一虚拟位。开始虚拟位变为零并存放于被乘数中，由最低位与虚拟位开始，一次判定两位，会有4种判定结果。(The 16 bit booth multiplier to achieve: first the least significant bit is added with a virtual position. Start a virtual becomes zero and stored in the multiplicand, startin
<药 > 在 2025-12-22 上传 | 大小：1kb | 下载：0