[VHDL编程] xapp502配置例程

说明：FPGA配置例程，VHDL语言，使用CPLD对FPGA进行配置(The FPGA configuration routine, VHDL language, using CPLD on the FPGA configuration)
<xiaohu111 > 在 2025-06-17 上传 | 大小：18kb | 下载：0

[VHDL编程] FPGA串口

说明：FPGA串口测试代码，适用于ISE软件，spartan6下XC6SLX16
<derrabe@> 在 2017-11-07 上传 | 大小：200.18kb | 下载：0

[VHDL编程] counter

说明：Counter example for FPGA with VHDL
<arza > 在 2025-06-17 上传 | 大小：10kb | 下载：0

[VHDL编程] ex1_601

说明：该程序可产生周期脉冲，脉冲宽度及周期大小可通过改变相关数值调节。(The program can generate periodic pulse, pulse width and cycle size can be adjusted by changing the correlation value.)
<小阳子 > 在 2025-06-17 上传 | 大小：400kb | 下载：0

[VHDL编程] Verilog led

说明：Xilinx ISE开发平台实现4位的led灯循环点亮源代码，测试文件及约束(4 bit LED lamp cycle lighting)
<韩么韩 > 在 2025-06-17 上传 | 大小：29kb | 下载：0

[VHDL编程] information_box_code1.10

说明：jibengongnengverilog(jibengongneng verilog)
<fishking > 在 2025-06-17 上传 | 大小：37.8mb | 下载：0

[VHDL编程] key_filter

说明：Verilog实现按键滤波，亲测可用，有需要的可以下载看看(Verilog to achieve key filter)
<xxllff > 在 2025-06-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Sdram

说明：在vivado中调用SDRAM的IP核，并通过数据的读入，读出，验证IP核的使用，文件中有仿真结果时序图。(In the vivado call SDRAM IP core, and read through the data, read, verify the use of IP kernel, the file has simulation results sequence diagram.)
<01121100 > 在 2025-06-17 上传 | 大小：49kb | 下载：0

[VHDL编程] adder8

说明：基于vhdl的八位加法器，以两个四位加法器为基础(Eight bit adder of VHDL)
<ydb > 在 2025-06-17 上传 | 大小：1.57mb | 下载：0

[VHDL编程] B_G

说明：Binary To Gray Conversion
<RVGS > 在 2025-06-17 上传 | 大小：22kb | 下载：0

[VHDL编程] Xilinx ISE14_7破解文件和步骤已测可用

说明：对于xinlinx ise的破解文件和步骤说明，亲测可用(here is a package of xilinx ise which could use to break the boundaries)
<shows > 在 2025-06-17 上传 | 大小：5kb | 下载：0

[VHDL编程] Comprehensive_FM_IP

说明：在vivado平台上的用verilog语言编写的FM直接调制程序(On vivado platform of FM modulation directly program written in verilog language)
<wuyuyanglei > 在 2025-06-17 上传 | 大小：79.23mb | 下载：0