[VHDL编程] cpu_uart_leds_ip

说明：基于Altera 的一个IP核，能完成串口收发,以及自定义IP,可以作为自定义AXI总线接口的例子(Based on Altera's IP core, to complete the serial transceiver, as well as custom IP, as a custom AXI bus interface example)
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[VHDL编程] major1_contrast

说明：code to enhance a picture in verilog.
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[VHDL编程] major_threshold

说明：code to perform thresholding operation on a picture
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[VHDL编程] major_brightness

说明：code to perform brightness operation
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[VHDL编程] major1

说明：code for inverting an image in verilog
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[VHDL编程] Minor-1

说明：code for "booth multiplier" using verilog
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[VHDL编程] DE2_70_D5M_LTM

说明：filtre de sobel sur fpga
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[VHDL编程] DE2_70_D5M_LTM_sobel_dilation

说明：DE2_70_D5M_LTM_sobel_dilation
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[VHDL编程] DE2_70 sobel

说明：DE2_70 sobel_dilationdsd
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[VHDL编程] Altshift_tabs_lab0

说明：programme en vhdl sur fpga
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[VHDL编程] counter_verilog

说明：DE2_70_D5M_LTM_sobel_dilation
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[VHDL编程] counter_vhdl

说明：counter_verilog sur fpga
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