[VHDL编程] FRUDH

说明：用VHDL实现频率计，可测量输入脉冲的频率，并进行简单校正-Realize the frequency of use of VHDL in terms of measurable input pulse frequency, and a simple correction
<牛家> 在 2025-07-23 上传 | 大小：171kb | 下载：0

[VHDL编程] 20077713594628186

说明：基于 vhdl环境的程序 多路抢搭起-VHDL-based environment for multi-way scramble set up procedures
<dawei> 在 2025-07-23 上传 | 大小：28kb | 下载：0

[VHDL编程] Nios

说明：Altera公司开发的用于其FPGA的的Nios软核入门介绍-Developed by Altera for its FPGA of the Nios soft-core entry-Introduction
<liukun> 在 2025-07-23 上传 | 大小：1.47mb | 下载：0

[VHDL编程] dds

说明：DDS正弦信号发生器 频率和相位连续可调。频率最大2M
<dsf> 在 2025-07-23 上传 | 大小：3kb | 下载：0

[VHDL编程] multi8x8

说明：实现了VHDL乘法器，8位乘法操作的完成-VHDL realize a multiplier, an 8-bit multiplication operation completed
<zxzx> 在 2025-07-23 上传 | 大小：3kb | 下载：0

[VHDL编程] xor_mul

说明：使用列表法，VHDL语言实现的基于多项式基的有限域乘法器，用于AES算法等对有限域乘法有要求的算法-The use of a list of law, VHDL language based polynomial-based finite field multiplier, for the AES algorithm, such as finite field multiplication algorithm has requested
<zxzx> 在 2025-07-23 上传 | 大小：189kb | 下载：0

[VHDL编程] Verilog

说明：Verilog教程，讲述Verilog在cpld/fpga中从设计到仿真全过程。-Verilog tutorial, Verilog described in cpld/fpga simulation from the design to the entire process.
<pangyugang> 在 2025-07-23 上传 | 大小：2.36mb | 下载：0

[VHDL编程] ISE_chinese_user_guide

说明：Xilinx—ISE的中文使用说明，写的很简单，但对于入门者很实用。看过市面上很多Xilinx的书，发现很多都是在这本书的基础上稍加改写，。
<joan> 在 2025-07-23 上传 | 大小：894kb | 下载：0

[VHDL编程] cic_4_dec

说明：实现4倍抽取的CIC抽取滤波器模块的Verilog实现，在对数据进行抽取之前，首先进行滤波-Extracted 4 times realize CIC decimation filter module Verilog realize that in the data collected before the first filter
<楚鹤> 在 2025-07-23 上传 | 大小：1kb | 下载：0

[VHDL编程] constraint_design_and_timing_analysis

说明：关于Xilinx_ISE环境下，约束设计和时序分析的应用指南，蛮实用的-On Xilinx_ISE circumstances, bound by the design and timing analysis application guide, very practical
<joan> 在 2025-07-23 上传 | 大小：953kb | 下载：0

[VHDL编程] ISE_assistant_design_tool

说明：Xilinx－ISE辅助设计工具的中文使用说明，包括IP核生成器，布局布线器，FPGA底层编辑器，时序分析器，集成化逻辑分析工具，功率分析工具-Xilinx-ISE-aided design tools for use in Chinese, including the IP core generator, layout router, FPGA Editor bottom, timing analyzer, integrated logic analysis tools, power anal
<joan> 在 2025-07-23 上传 | 大小：1.52mb | 下载：0

[VHDL编程] PPT_timing-constraint

说明：PPT的形式演示Xilinx-ISE环境下时序约束的实现个结果
<joan> 在 2025-07-23 上传 | 大小：601kb | 下载：0