资源列表
[VHDL编程] cw
说明：用ip核设计的信号发生程序，altera的 用ip核设计的信号发生程序，altera的 用ip核设计的信号发生程序，altera的 用ip核设计的信号发生程序，altera的-signal source for altera by ip coresignal source for altera by ip coresignal source for altera by ip coresignal source for altera by ip coresignal source for alte<李芳> 在 2025-12-25 上传 | 大小：11.96mb | 下载：0
[VHDL编程] lab8_wena_Arturo
说明：vga verilog code for showing the vga pattern and diferent functions for a Spartan develp card<ecuato> 在 2025-12-25 上传 | 大小：1.25mb | 下载：0
[VHDL编程] contador_n_bits
说明：n-bits counter vhdl with testbench. contador de nbits en vhdl con simulacion.<emiliano> 在 2025-12-25 上传 | 大小：1kb | 下载：0
[VHDL编程] divisor_n_bits_sin_restauracion
说明：vhdl divisor of n-bits without restaurecion metod. divisor de nbits en vhdl sin restauracion. con testbench.<emiliano> 在 2025-12-25 上传 | 大小：1kb | 下载：0
[VHDL编程] adder_n_bits
说明：vhdl entity adder of two words of nbits.<emiliano> 在 2025-12-25 上传 | 大小：1kb | 下载：0
[VHDL编程] Lattice-Machxo-FPGA-Loader
说明：Application note (source code + documentation) about how to use an FPGA (Lattice Machxo) to perform a ISP programming of a parallel flash.-Application note (source code+ documentation) about how to use an FPGA (Lattice Machxo) to perform a ISP progra<M V> 在 2025-12-25 上传 | 大小：649kb | 下载：0
[VHDL编程] alarm-clock
说明：该代码用VHDL实现了闹钟的定时和提醒功能。里面包含四部分代码，分别实现了60，30，2分频；键盘控制；外围控制；用quartus2软件就可以打开，压缩包中附有四个代码的仿真结果。-The VHDL code used to achieve the alarm clock to remind the timing and function. Code which contains four parts, namely a frequency 60,30,2 keyboard control<杨帆> 在 2025-12-25 上传 | 大小：18kb | 下载：0