[VHDL编程] 5_lined_cpu

说明：简单5级流水线CPU的verilog逻辑设计-Simple line 5 of the CPU logic design verilog
<张健> 在 2025-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] 20096.28

说明：
<王> 在 2025-12-25 上传 | 大小：124kb | 下载：0

[VHDL编程] shumaguan

说明：
<王> 在 2025-12-25 上传 | 大小：150kb | 下载：0

[VHDL编程] 74LV245

说明：VHDL语言是面向硬件的语言，非常重要的文件-VHDL language is the language of the hardware-oriented
<kong> 在 2025-12-25 上传 | 大小：93kb | 下载：0

[VHDL编程] shift

说明：E1接收部分主要功能是实现从输入的差分线路数据中恢复出2.048M线路时钟并将数据解码输出。包括解码和线路时钟恢复两模块。-E1 to receive some of the major functions of the difference from the input data lines to recover a clock and data lines 2.048M decoder output. Including decoding and clock recovery circuit
<liusen> 在 2025-12-25 上传 | 大小：87kb | 下载：0

[VHDL编程] vhdl

说明：full adder is implemented using VHDL
<nik> 在 2025-12-25 上传 | 大小：138kb | 下载：0

[VHDL编程] mux

说明：Mulriplexer is implemented using VHDL.
<nik> 在 2025-12-25 上传 | 大小：24kb | 下载：0

[VHDL编程] jkff

说明：JK flip-flop is implemented using VHDL
<nik> 在 2025-12-25 上传 | 大小：39kb | 下载：0

[VHDL编程] srff

说明：SR flip flop is implemented using VHDL
<nik> 在 2025-12-25 上传 | 大小：87kb | 下载：0

[VHDL编程] shujujiegou

说明：数自逻辑实验报告有关于83译码器的编写，用VHDL编写程序-Since the logic of the report of the number of experiments on the preparation of 83 decoder using VHDL programming
<liguifang> 在 2025-12-25 上传 | 大小：100kb | 下载：0

[VHDL编程] P1-2

说明：用verilog实现的三位整数计算器，包括加减乘除法-implementation of calculator in VERILOG
<蓝玫> 在 2025-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] Sequence-detector-design

说明：序列检测器设计的思路大多都是用FSM来实现的,此思路是通过移位寄存器来实现序列检测-Sequence detector design ideas are often used to achieve the FSM, the idea is to achieve through the shift register sequence detection
<lsp> 在 2025-12-25 上传 | 大小：30kb | 下载：0