[VHDL编程] cmbwordtrig

说明：用于逻辑分析仪的组合字触发程序,带四级触发字和一个屏蔽字,当满足触发条件是输出高电平,复位后清零-for logic analyzer word combinations trigger procedures, with four characters and a trigger word shielding, When the trigger conditions are met output to I, after reset, r
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[VHDL编程] EvsStore

说明：用VHDL编写的由FPGA控制SDRAM的存储控制程序-VHDL prepared by the FPGA control SDRAM memory control procedures
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[VHDL编程] matlab-fft

说明：FFT的MATLAB的实现方式，自己试过，大家可以参考一下。-FFT MATLAB way to achieve their tried, we could take a look.
<郭子荣> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] lcdexample

说明：cpld实现与液晶屏并口通信，VHDL 语言编程。对VHDL初学者应该有帮助的。-cpld achieve parallel with the LCD screen communications, VHDL programming. Right VHDL beginners should help.
<黄小光> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] csxl

说明：相应加法器的测试向量（test bench)-corresponding Adder test vector (test bench )
<李清> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] jfq1

说明：vhdl和verling hdl 的加法器-VHDL and the Adder.
<李清> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] ztj

说明：max+plusII下的使用列举类型的状态机-max plusII use of the listed types of state machine.
<李清> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] jcq

说明：max+plusII下的各种功能的计数器vhd-under the various functions of the counter vhd
<李清> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] watch2

说明：vhdl实现watchdog，在逻辑中可以加入本模块，实现看门狗。-VHDL achieve watchdog, the logic of the modules can be added to achieve watchdog.
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[VHDL编程] plldigitalclock

说明：此文件是FPGA中数字时钟开发，包括时钟的分拼 ，备品-file is a digital clock FPGA development, including the sub-clock fight, spare
<liu> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] cla_vhd

说明：超前进位加法器的例子,包括源码和测试文件,压缩包,无密码.-CLA of examples, including source code and test documents, compressed, without a password.
<王卫> 在 2024-05-10 上传 | 大小：1024 | 下载：0

[VHDL编程] counter&adder

说明：counter and adder program by vhdl. Just enjoy it!-counter and adder program by VHDL. Just enj oy it!
<simon> 在 2024-05-10 上传 | 大小：1024 | 下载：0