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[VHDL编程] verilog实现ALU的源代码
说明：verilog实现ALU的源代码，并提供了一个详细的测试平台！-achieve ALU Verilog source code, and provide a detailed test platform!<飞扬> 在 2024-04-27 上传 | 大小：1024 | 下载：0
[VHDL编程] vhdl实现alu的源代码
说明：VHDL实现ALU的源代码，并且提供了一个详细的testbench！-ALU VHDL source code, and provide a detailed testbench!<飞扬> 在 2024-04-27 上传 | 大小：1024 | 下载：0
[VHDL编程] traffic_1112
说明：一个交通灯的vhdl语言实现 用 ＶＣ的 １．在指定的文件夹内查找某个文件 ２．获取系统文件夹的路径， 要求显示windows system temp 当前目录的路径 Ｃ语言 跳马问题：在５＊５的棋盘上，以编号为１的点出发，按日只跳马，要求不重复地跳所有位置，求出符合规则所有跳马的方案 １ ６ １５ １０ ２１ １４ ９ ２０ ５ １６ １９ ２ ７ ２２ １１ ８<小三> 在 2024-04-27 上传 | 大小：1024 | 下载：0
[VHDL编程] 能综合的YCrCb2RGB模块（verilog)_采用3级流水线
说明：能综合的YCrCb2RGB模块（verilog)_采用3级流水线,用fpga做小数运算，还有就是流水线技术 -can YCrCb2RGB integrated module (Verilog) _ used three lines, they simply do with fractional arithmetic, there is pipelining technology<于飞> 在 2024-04-27 上传 | 大小：1024 | 下载：0
[VHDL编程] 计数器：generate语句的应用
说明：VHDL语言应用实例,计数器的设计,用GENERATE语句实现-VHDL example, counter design, realization GENERATE statement<刘杰> 在 2024-04-27 上传 | 大小：1024 | 下载：0
[VHDL编程] alu64_struct
说明：六十四位ALU设计源代码，可实现加减，逻辑与，或等多种功能。-64 ALU design source code can be modified to achieve, and logic, or other functions.<李宁> 在 2024-04-27 上传 | 大小：1024 | 下载：0
[VHDL编程] clock_time
说明：本文件解压后clock_time.vhd采用编程环境maxplusII，完成时间秒定时、记时，设置时间秒、声光报警等功能。-this document unpacked clock_time.vhd maxplusII use programming environment, the time for completion seconds timing, Hutchison, the set-up time seconds, sound<阿兰> 在 2024-04-27 上传 | 大小：1024 | 下载：0