[VHDL编程] SCAN-vhdl

说明：maxplus2为开发环境 vhdl编写的 扫描 程序-maxplus2 VHDL development environment for the preparation of a scanning program
<丁智罡> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] bin27seg_vhdl

说明：采用VHDL编写的七段数码管显示程序-prepared using VHDL paragraph 107 of the procedures Digital Display
<陈旭> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] zlgz

说明：简单电子玩具的感知模块程序设计,通过外部输入信号改变内部信号.从而改变玩具的状态-simple electronic toys perception module programming, through external input signal a change in the internal signal. In order to change the state of toys
<星麒麟> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] Alu1232

说明：VHDL开发的计数器。源程序不复杂，应该都能看懂。最重要的注意：是时序问题-VHDL development of the counter. Source code is not complicated, should be able to understand. The most important Note : Timing is the issue
<张念华> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：硬件设计vhdl_cpu1,1. You may copy and distribute verbatim copies of this core, as long -- as this file, and the other associated files, remain intact and -- unmodified. Modifications are outlined below.-hardware design vhdl_cpu1, 1. You may copy and dist
<江浩> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] dram

说明：4. If a modified source code is distributed, the original unmodified -- source code must also be included (or a link to the Free IP web -- site). In the modified source code there must be clear -- identification of the modified version.-4. If a modif
<江浩> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog实现ALU的源代码

说明：verilog实现ALU的源代码，并提供了一个详细的测试平台！-achieve ALU Verilog source code, and provide a detailed test platform!
<飞扬> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] vhdl实现alu的源代码

说明：VHDL实现ALU的源代码，并且提供了一个详细的testbench！-ALU VHDL source code, and provide a detailed testbench!
<飞扬> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] divide

说明：用veriog实现的任意位数的除法，在modelism中验证过了已经。-Implementation division with verilog.
<yangyang> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] sqrt

说明：用verilog实现的开2次方，已经在modelism中经过验证，其时间周期不固定。-Implementation open square with verilog.
<yangyang> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：用verilog实现的可综合的16位和32位加法器，经过验证了。-Implementation addition with verilog.
<yangyang> 在 2025-06-27 上传 | 大小：1kb | 下载：0

[VHDL编程] buffer

说明：用verilog实现的buffer，经过了fpga平台验证。-Implement buffer with verilog.
<yangyang> 在 2025-06-27 上传 | 大小：1kb | 下载：0