[VHDL编程] alu

说明：verilog编写的alu模块-Verilog modules prepared by the ALU
<刘陆陆> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] DISPLAY-vhdl

说明：vhdl描述的显示代码 maxplus2开发环境-VHDL descr iption of the display code development environment maxplus2
<丁智罡> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] KEYBOARD_DEC-vhdl

说明：maxplus2为开发环境 vhdl编写的 键盘 程序-maxplus2 VHDL development environment for the preparation of the keyboard procedures
<丁智罡> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] SCAN-vhdl

说明：maxplus2为开发环境 vhdl编写的 扫描 程序-maxplus2 VHDL development environment for the preparation of a scanning program
<丁智罡> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] bin27seg_vhdl

说明：采用VHDL编写的七段数码管显示程序-prepared using VHDL paragraph 107 of the procedures Digital Display
<陈旭> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] zlgz

说明：简单电子玩具的感知模块程序设计,通过外部输入信号改变内部信号.从而改变玩具的状态-simple electronic toys perception module programming, through external input signal a change in the internal signal. In order to change the state of toys
<星麒麟> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] Alu1232

说明：VHDL开发的计数器。源程序不复杂，应该都能看懂。最重要的注意：是时序问题-VHDL development of the counter. Source code is not complicated, should be able to understand. The most important Note : Timing is the issue
<张念华> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] alu

说明：硬件设计vhdl_cpu1,1. You may copy and distribute verbatim copies of this core, as long -- as this file, and the other associated files, remain intact and -- unmodified. Modifications are outlined below.-hardware design vhdl_
<江浩> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] dram

说明：4. If a modified source code is distributed, the original unmodified -- source code must also be included (or a link to the Free IP web -- site). In the modified source code there must be clear -- identification of the m
<江浩> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] divide

说明：用veriog实现的任意位数的除法，在modelism中验证过了已经。-Implementation division with verilog.
<yangyang> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] add

说明：用verilog实现的可综合的16位和32位加法器，经过验证了。-Implementation addition with verilog.
<yangyang> 在 2024-05-06 上传 | 大小：1024 | 下载：0

[VHDL编程] buffer

说明：用verilog实现的buffer，经过了fpga平台验证。-Implement buffer with verilog.
<yangyang> 在 2024-05-06 上传 | 大小：1024 | 下载：0