[VHDL编程] watch

说明：懂哥作品 用verilog编写的，我没试验呢开发板没有-verilog watch made by dongge
<张专> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] up_inv

说明：本代码对阶数为四的上三角矩阵进行求逆运算-The code on the order of four of the upper triangular matrix inversion
<天宗> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] LIP1602CORE_des

说明：Verilog DES Encrption Module
<jc> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] wangshibo

说明：运算器，设计一个4位的算术逻辑单元能够进行下列运算：加法、减法、加1、减1、与、或、非和传递。-yunsuanqi
<王世博> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] Testproj1.tan

说明：Test Project 1 to test functionality of a binary to gray converter
<Mitchell> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] testbench(vhdl)

说明：是学习数字电路设计verilog语言，及Writing testbench的首先好书。-wrting testbench
<xy> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] uart

说明：uart IP CORE Verilog quartus-uart IP CORE Verilog quartusii
<thegreeneyes> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] l1

说明：use for students for doing their works
<shan> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] cam

说明：It is a VERILOG program for interfacing the 5Megapixel camera module in ALTERA DE2 CYCLONEII board.
<vijaya sriman> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] design2

说明：verilog code for some multiplexers
<syedimran> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] crk_rscodec

说明：altera 的reed-soloman codec代码-The reed-soloman codec altera code
<yuzhiwu> 在 2025-07-21 上传 | 大小：36kb | 下载：0

[VHDL编程] linijka

说明：linijka--pomiarowa.rar Generalnie w odbiorniku nie ma wiekszel filozofi. Sa sygnaly z 2 czujnikow, zaluzmy ze czujnik 1 jest po lewej stronie, 2 po prawej. Czyli (zgodnie z tym opisem www.elektroda.pl/rtvforum/topic1132763.html) jeli z 2-giego czuj
<maniek> 在 2025-07-21 上传 | 大小：36kb | 下载：0