资源列表
[VHDL编程] usb1_funct_latest.tar
说明:USB 1.1 slave/device IP core. Default configuration is 6 endpoints: 1 Control, 1 Isochronous IN, 1, Isochronous Out, 1 Bulk IN, 1 Bulk Out, 1 Interrupt IN. Includes control engine, providing full enumeration process in hardware - no external mi<Andrey> 在 2025-06-10 上传 | 大小:58kb | 下载:1
[VHDL编程] eight-gated-lock
说明:智能八位门控密码锁 可以实现自行设计密码 密码正确 门控电路开启 密码错误 报警电路响起-Microcontroller-based eight-gated lock Can design their own password Gating circuit is opened the password is correct Sounded the alarm circuit password is wrong<陶陶> 在 2025-06-10 上传 | 大小:58kb | 下载:0
[VHDL编程] fir-filter
说明:11阶fir数字滤波器的verilog程序设计,线性相位,系数量化处理-11 order of fir digital filter verilog programming, linear phase, the coefficient quantization<happy> 在 2025-06-10 上传 | 大小:58kb | 下载:0
[VHDL编程] VHDL-Verilog-Systemverilog
说明:解决初学者疑惑:VHDL、Verilog,System+verilog比较,适合初学者对三种语言的理解-Solve beginners doubt: VHDL, Verilog, the System+ Verilog, suitable for beginners understanding of the three languages<lmy> 在 2025-06-10 上传 | 大小:58kb | 下载:0
[VHDL编程] design_1
说明:编码锁存器由主持人(start)控制以及 6 名选手输入(xuanshou(6:0))。主持 人信号无效(‘1’)时,将中间变量 Q_Z‘0’赋‘1’,主持人信号有效(‘0’)之后,如果中间 变量 Q_Z‘0’ 为‘1’,这时候 存下选手号的七段码显示,并将中间变量 Q_Z‘0’ 赋值为‘0’,使 下一个选手抢答信号输入无效,达到锁存的效果。最后给抢中输出(q)赋‘0’,表示已经 有选手抢中。-Encoding latch is controlled by the host (start) an<张永满> 在 2025-06-10 上传 | 大小:58kb | 下载:0