[VHDL编程] QuickSOPC-1C6

说明：VHDL实验版。供大开发的所有程序。家学习交流！-VHDL experimental version. For the development of all programs. Home Learning Exchange!
<王五> 在 2025-06-11 上传 | 大小：13.95mb | 下载：0

[VHDL编程] FPGA_BASED_IMAGE_SECURITY

说明：FPGA based watermarked image security and authentication. I-FPGA based watermarked image security and authentication. IEEE
<jay> 在 2025-06-11 上传 | 大小：356kb | 下载：0

[VHDL编程] MB_Labs

说明：example VHDL for spartan e3
<Hang> 在 2025-06-11 上传 | 大小：1.02mb | 下载：0

[VHDL编程] piano9

说明：电子琴，功能简单实用。适合初学者，直接对应目标芯片即可进行仿真。-piano
<wangjie> 在 2025-06-11 上传 | 大小：79kb | 下载：0

[VHDL编程] alu32

说明：32 bit ALU design using VHDL code for Xilinx ISE Foundation
<Bruno Frankelli> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog_calculator

说明：用verilog编写的简易计算器代码。通过一位全加器组成电路，可以实现加法、减法和乘法，并在七段数码管上显示出十进制的结果。-Simple calculator with code written in verilog. Composed by a full adder circuit, can add, subtract and multiply, and in the seven-segment LED display on the decimal result.
<刘涛> 在 2025-06-11 上传 | 大小：16kb | 下载：0

[VHDL编程] LCD_KEY

说明：Verilog代码，由4*4扫描式键盘输入数字或运算符号，数码管上显示数字、同时LCD上显示数字或字符。-Verilog code scanning from 4* 4 keyboard input number or operator symbol, displayed on the digital numbers displayed on the LCD while numbers or characters.
<刘涛> 在 2025-06-11 上传 | 大小：17kb | 下载：0

[VHDL编程] 16bitCPU

说明：16位的单周期CPU，可以实现R型、I型和J型指令-16-bit single-cycle CPU, can achieve R-, I-and J-type instruction
<刘涛> 在 2025-06-11 上传 | 大小：1.63mb | 下载：0

[VHDL编程] freq_divider

说明：一个时钟分频器，可以实现任意整数倍或者分数倍的分频功能。-A clock divider can be an arbitrary integer multiple or fraction of times the frequency function.
<刘涛> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] gcd_lcm

说明：求两个100以内整数的最大公约数和最小公倍数，只用加法和减法运算-Find the greatest common divisor of two integers less than 100 and the least common multiple, only addition and subtraction
<刘涛> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] jpeg

说明：一个较小的JPEG解码程序，所有代码都在一个源文件中-A smaller JPEG decoding process, all the code in a source file
<刘涛> 在 2025-06-11 上传 | 大小：10kb | 下载：0

[VHDL编程] mux16_1

说明：高速并行，有符号16选一的MUX，完整的VERILOG功能模块和测试平台-High-speed parallel, 16 elections have signed one MUX, a complete functional module and test platform VERILOG
<鲁东> 在 2025-06-11 上传 | 大小：22kb | 下载：0