[VHDL编程] fftfpga

说明：2008-2009年优秀硕士论文：基于FPGA实现可扩展高速FFT处理器的研究.pdf-2008-2009 Outstanding Master Thesis: FPGA-based high-speed FFT processor scalable research. Pdf
<dawei> 在 2025-06-11 上传 | 大小：4.37mb | 下载：0

[VHDL编程] stable_key

说明：按键消抖电路,包含VHDL编写的程序，以及VerilogHDL编写的程序-Key debounce circuit, including a program written in VHDL, as well as programs written VerilogHDL
<路政西> 在 2025-06-11 上传 | 大小：613kb | 下载：0

[VHDL编程] eetop[1].cn_round

说明：简单的VGA veliog fpga 测试小程序，显示彩条-a simple vga verilog fgpa test
<杨永> 在 2025-06-11 上传 | 大小：40kb | 下载：0

[VHDL编程] UARTRXTX

说明：MSP430f449的max232的TX与RX问题解决-MSP430f449 the max232' s problem-solving TX and RX
<徐如> 在 2025-06-11 上传 | 大小：24kb | 下载：0

[VHDL编程] baseband_code

说明：利用VHDL硬件语言编写了常用的基带码的产生，Quartus ii 仿真通过。-Written by VHDL hardware language code commonly used in the generation of baseband, Quartus ii simulation pass.
<kai> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] serialcom

说明：串口通信的一个小程序，可以实现与上位机及下位机之间的通信，希望对大家的学习带来帮助-A small program serial communication can be achieved with the host computer and the communication between the lower machine, we hope to bring help to learn
<方金辉> 在 2025-06-11 上传 | 大小：1kb | 下载：0

[VHDL编程] testbench

说明：利用system verilog写仿真测试程序，详细介绍system verilog的语法，及教程 -use system verilog write testbench
<杨永> 在 2025-06-11 上传 | 大小：968kb | 下载：0

[VHDL编程] FPGAclock

说明：FPGA设计中，时钟设计是很重要的一环，本文主要描述了FPGA设计中时钟设计的重要事项-FPGA design, clock design is a very important part, this paper describes the design of FPGA design, the clock on important issues
<张凯> 在 2025-06-11 上传 | 大小：140kb | 下载：0

[VHDL编程] jtd

说明：verilog编写的交通灯程序。内有波形仿真-traffic light program written in verilog. There waveform simulation
<> 在 2025-06-11 上传 | 大小：362kb | 下载：0

[VHDL编程] AlteraUSBBlaster

说明：Altera USB Blaster的电路图.很详细，适合DIY-Altera USB Blaster schematic. In great detail, suitable for DIY
<sunjianling> 在 2025-06-11 上传 | 大小：14kb | 下载：0

[VHDL编程] 0792386043

说明：Rapid Prototyping of Digital Systems
<aws> 在 2025-06-11 上传 | 大小：3.86mb | 下载：0

[VHDL编程] zzchufaqi

说明：vhdl 除法器 eda课程设计用。 设计一个两个五位数相除的整数除法器。用发光二极管显示输入数值，用7段显示器显示结果十进制结果。除数和被除数分两次输入，在输入除数和被除数时，要求显示十进制输入数据。采用分时显示方式进行，可参见计算器的显示功能。-divider vhdl eda curriculum design purposes. Design a two five-digit integer divider division. Enter the value with the lig
<> 在 2025-06-11 上传 | 大小：510kb | 下载：0