[VHDL编程] div_n_0_5

说明：使用verilog实现任意奇数n+0.5分频，使用ise11.1和modelsim se6.5仿真测试-Using an arbitrary odd number n+0.5 verilog divide, the use of simulation testing ise11.1 and modelsim se6.5
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[VHDL编程] ffj

说明：使用硬件语言实现分接，使用QUARTUS2软件仿真测试-Tap hardware language, the use of simulation testing QUARTUS2
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[VHDL编程] stopwatch1

说明：stopwatch : verilog source code
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[VHDL编程] watch(2)

说明：digital watch : verilog source code
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[VHDL编程] signed_mul

说明：signed multiplication verilog module
<hanjaeyoung> 在 2025-06-10 上传 | 大小：1kb | 下载：0

[VHDL编程] decoder

说明：3_8decoder verilog module
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[VHDL编程] seven_segment

说明：7segment verilog module
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[VHDL编程] sr_flipflop

说明：sr_flipflop verilog model
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[VHDL编程] uartTransceiver

说明：Verilog Serial port
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[VHDL编程] verilog

说明：关于数字系统设计的Verilog教程，是一本既有理论又有实践的设计大全。-Verilog digital system design on the tutorial, is a theoretical and practical design both Daquan.
<王明> 在 2025-06-10 上传 | 大小：21.73mb | 下载：0

[VHDL编程] FPGAbasic

说明：FPGA入门基础教程，以实践为基础，适合具备基本的数字电路设计基础的初学者-FPGA Started Essentials, based on practice, suitable for digital circuit design with the basic foundation for beginners
<王明> 在 2025-06-10 上传 | 大小：1.45mb | 下载：0

[VHDL编程] danzhouqiCPU

说明：VHDL单周期CPU设计,基于Quartus II 开发平台-VHDL single-cycle CPU design, Quartus II development platform based on
<逆天之刃> 在 2025-06-10 上传 | 大小：1.51mb | 下载：0