[VHDL编程] counter

说明：this the 1 bit counter clock where the counter increase by 1 on rising edge clock-this is the 1 bit counter clock where the counter increase by 1 on rising edge clock
<law> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] DDS

说明：分析了 中流水线结构及输入数据在其中移动的特点 提出了一种 流水线结构 给出了实现的方法并作了仿真 分析了对 电路性能的改进方案-DDS
<huangjin> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] wtut_sc

说明：DCM includes a clock delay locked loop used to minimize clock skew for Spartan-3, Virtex-II, Virtex-II Pro, and Virtex-II Pro X devices. DCM synchronizes the clock signal at the feedback clock input (CLKFB) to the clock signal at the input clock
<shad> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] toolkit

说明：Project Control Book
<Saleh> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] PID_AN

说明：pid with vhdl its good for student.
<saman> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] _16_ds18b20_seg7

说明：基于nios 的ker isr模板工程，用户可以根据此工程来开发ker程序-Based on the ker isr nios template project, the user can program this project to develop ker
<光芒电子> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] Div3

说明：一个除3器的Verilog源码，用于视频解码器的熵解码部分。纯组合逻辑，大小和加法器差不多。-In addition to device a Verilog source code 3, the video decoder for entropy decoding part. Pure combinational logic, about the size and adder.
<闫煜> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] in-ModelSim-and-Xilinx-lib

说明：在ModelSim SE中配置Xilinx的库函数 在Modelsim的安装根目录下新建一个文件夹，用来放xilinx的各个库文件，故可以起名 xilinx_lib。类似于Xinlinx的安装文件：\..\\Xilinx\verilog\src中的各个库文件，在xilinx_lib文件 下新建各个文件夹，命名规则为：若src中的文件夹名为unisims，则在xilinx_lib文件夹下新建 为unisims_ver的文件夹，与此雷同，新建名为simprims_ver、Xilinx
<谢明> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] DS18b20

说明：本设计采用无ROM的8051作为主控制芯片。8051的接口电路有8155，2732和ADC0809等芯片。8155用于键盘/LED显示器接口，2732可作为8031的外部ROM存储器，ADC0809为温度测量电路的输入接口。 本设计温度控制电路是通过可控硅调功器实现的。双向可控硅管和加热丝串联接在交流220V，50HZ交流市电回路，在给定周期内，8031只要改变可控硅管的接通时间便可改变加热丝功率，以达到调节温度的目的。 -This design uses no ROM 8051 as
<高红> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] sellpencil

说明：用VHDL语言设计的自动售铅笔机的程序，还有调试仿真波形图以及参考文献-VHDL language design with pencil vending machine program, as well as commissioning and the reference waveform simulation
<不会> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] rtl_v

说明：8051 alu in verilog not vhdl this fucking shit website
<dark schneider> 在 2025-06-08 上传 | 大小：104kb | 下载：0

[VHDL编程] shift194

说明：194的Verilog设计，比较简洁的一种设计思路-194 of the Verilog design, a relatively simple design ideas
<刘进向> 在 2025-06-08 上传 | 大小：104kb | 下载：0