[VHDL编程] verilog_latch

说明：verilog实现锁存器，共有四个文件，包含测试文件-verilog achieve latches, a total of four documents, including test paper
<zzm> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] verilogfifo

说明：verilog HDL实现先进先出栈，不含测试文件-verilog HDL achieve first-in first-out stack, non-test document
<zzm> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] fir_finall

说明：
<刘东> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] clk_div2n

说明：这是用VHDL 语言编写的参数可以直接设置的2n倍时钟分频器，在运用时，不需要阅读VHDL源代码，只需要把clk_div2n.vhd加入当前工程便可以直接调用clk_div2n.bsf。-This is the VHDL language parameters can be directly installed 2n times the clock dividers, when exercising not reading VHDL s
<谢光华> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] COUNT_10

说明：VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding outpu
<sky> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] COUNT_4qiduan

说明：VHDL源代码.设计一个模为4的计数器，并在实验箱上用七段数码管显示结果-VHDL source code. Design a scale of four counters, and the experimental box used in paragraph 107 of Digital Display Results
<sky> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] renyizhengshufenpingdeVHDLdaima

说明：本文件是实现任意整数分频的VHDL代码,愿与大家分享!-this document is arbitrary integer frequency VHDL code, and is willing to share with you!
<少华> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] dds-design

说明： * DEscr iptION: DDS design BY PLD DEVICES. * * AUTHOR: Sun Yu * * HISTORY: 12/06/2002 *-* DEscr iptION : DDS BY PLD design Online.** AUTHOR : Sun Yu** HISTORY : 12/06/2002*
<魏杰> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] lifang_VHDL

说明：该代码是实现函数的立方源代码，用VHDL写的，在软件上已经用过了-code is the function of the cube source code, written in VHDL, the software has been used on the
<yuxyoo> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] keyboard4_4

说明：该代码是4乘4标准键盘扫描程序的源代码，用VHDL编写的，我在调试的时候忘记设置复位键了，大家也要注意了-The code is 4 x 4 standard keyboard scan a program's source code, prepared by the use of VHDL, I remember when debugging set the reset button, we have to pay atten
<yuxyoo> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] fpgadigitalclock

说明：My thesis entitled "fpga digital clock," immature, to enlighten -My thesis entitled "fpga digital clock, "immature, to enlighten
<cm> 在 2024-06-03 上传 | 大小：1024 | 下载：0

[VHDL编程] FPGA_drives_LED

说明：本压缩文件包含：使用VHDL来实现对LED的静态显示，实现对LED的动态显示。-the compressed file contains : VHDL use of LED to achieve the static, LED to achieve the dynamic display.
<卢吉恩> 在 2024-06-03 上传 | 大小：1024 | 下载：0