[VHDL编程] I60BCD

说明：I60BCD是一个数字钟的显示模块，你也可以把它改装成别的器械显示用-I60BCD is a digital clock display module, you can also modified it into other equipment Display
<z9z9> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] vgactrl

说明：vga控制电路原码。主要有时序产生模块，彩条产生模块和接口模块。改程序主要用状态机来实现，两个计数器来控制状态的翻转。-vga control circuit original code. Sequencers have a major modules of exotic produce modules and interface modules. Procedures in the main state machine to achi
<lili> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] dds-design

说明：DDS design with vhdl language.
<> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] FIR_MAC

说明：filter design for chirp signal
<Ninja> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] dffwewe

说明：自己刚编写的vhdl语言来实现的D触发器，自我感觉还可以，也通过了编译，如果有需要就下载去看看吧-just prepared their own language to achieve vhdl D flip-flop, but also a sense of self, but also through a compiler, If there is a need to look at the downloaded Look here
<wenjun> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] lpm_inv0

说明：自己编写的vhdl语言来实现的lpm_inv0电路，自我感觉还可以，也通过了编译，如果有需要就下载去看看吧-prepared vhdl own language to achieve the lpm_inv0 circuit, but also a sense of self, also passed the compiler, if there is a need to look at the downloaded Look here
<wenjun> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] 74138_0

说明：这是老师给的3—8译码器的源程序，自己刚才调试过了，真的成功了，哈哈……，有需要就看看吧-This the teacher for the 3-8 decoder source, have their own testing before, and really successful, ha ha ... there is a need to watch it!
<wenjun> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] 4_10_vhdl

说明：这是老师给但计数器程序，经过自己刚才调试过了，真的成功了，哈哈……，有需要就看看吧-This the teacher but to counter procedures, testing himself just over a really successful, ha ha ... there is a need to watch it!
<wenjun> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] ModelSim_TestBench_VHDL

说明：ModelSim TestBench的VHDL模版-ModelSim VHDL template TestBench
<汤维> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] N_counter_VHDL

说明：任意N进制分频器的标准VHDL代码（原创）-arbitrary N divider 229 standard VHDL code (original)
<汤维> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] PulseWidth_detector_VHDL

说明：通信控制中常用的脉冲宽度检测程序，VHDL模块化编成实现（原创）-communication control used in pulse width detection procedures, VHDL modular organization to achieve (original)
<汤维> 在 2024-06-13 上传 | 大小：1024 | 下载：0

[VHDL编程] FILTER

说明：VERILOG CODE FOR 1D FIR FILTER IMPLIMENTATION -VERILOG CODE FOR 1D FIR FILTER IMPLIMENTATION
<gsp> 在 2024-06-13 上传 | 大小：1024 | 下载：0