[VHDL编程] Verilog数字VLSI设计教程（源码）

说明：Verilog 数字VLSI 设计教程 官方Lab(Verilog Digital VLSI Design Course Official Lab)
<brico> 在 2025-07-18 上传 | 大小：10.95mb | 下载：1

[VHDL编程] PID_Verilog

说明：PID算法用verilog语言实现，实测可用，由三个模块组成(The PID algorithm is implemented in Verilog language. The actual measurement is available. It consists of three modules.)
<wrnd> 在 2025-07-18 上传 | 大小：1kb | 下载：0

[VHDL编程] E7_3

说明：对基于符号LMS算法的自适应均衡器进行仿真。要求分别进行算法的性能仿真、生成FPGA测试用的输入信号、仿真权值在运算过程中的数据范围(The adaptive equalizer based on the symbol LMS algorithm is simulated. The performance simulation of the algorithm is required, the input signal for FPGA test is generated, and the da
<SEXYLADY> 在 2025-07-18 上传 | 大小：928kb | 下载：0

[VHDL编程] 滤波器实验报告

说明：设计一个 1MHz 的 FIR 低通滤波器。 要求： ① 时钟信号频率 16MHz; ② 输入信号位宽 8bits，符号速率 16MHz ③ 要求在 Matlab 软件中进行 FIR 滤波器浮点和定点仿真，并确定 FIR 滤波器抽头系数 ④ 写出测试仿真程序。(Design a 1MHz FIR low pass filter. Requirements: (1) clock signal frequency 16MHz; (2) input signal bit width
<羊羊驼> 在 2025-07-18 上传 | 大小：334kb | 下载：1

[VHDL编程] 哈夫曼编码器设计实验报告

说明：要求对一段数据序列进行哈夫曼编码，使得平均码长最短，输出各元素编码和编码后的数据序列。 ①组成序列的元素是[0-9]这10个数字，每个数字其对应的4位二进制数表示。比如5对应0101，9对应1001。 ②输入数据序列的长度为256。 ③先输出每个元素的编码，然后输出数据序列对应的哈夫曼编码序列。(Design a 1MHz FIR low pass filter. Huffman coding is required for a section of data sequence to m
<羊羊驼> 在 2025-07-18 上传 | 大小：178kb | 下载：0

[VHDL编程] hdmi

说明：HDMI协议的Verilog实现，通过对RGB三个通道分别进行TMDS编码完成，纯原创代码(Verilog implementation of HDMI protocol, through TMDS coding of RGB three channels, pure original code)
<frostmorne> 在 2025-07-18 上传 | 大小：7kb | 下载：0

[VHDL编程] 实验一多路选择器与CPU辅助模块设计

说明：实验一多路选择器与CPU 模块设计 实验方法与答案(Solutions for computer experiment.)
<陈惜> 在 2025-07-18 上传 | 大小：33.2mb | 下载：0

[VHDL编程] rgb2ycbcr

说明：rgb to YCbCr converter
<Kevaen> 在 2025-07-18 上传 | 大小：4.61mb | 下载：0

[VHDL编程] uart

说明：电脑端发送数据与FPGA接收数据程序，uart模块，以及一部分项目里包含的其他的程序(Program for sending data from computer and receiving data by FPGA, UART module)
<godxun> 在 2025-07-18 上传 | 大小：17.55mb | 下载：0

[VHDL编程] Verilog-VGA-game-master

说明：打砖块游戏的verilog代码编写与仿真文件(Verilog code writing and simulation files for brick-blocking games)
<simplewqq> 在 2025-07-18 上传 | 大小：6kb | 下载：1

[VHDL编程] DE2_115_Default

说明：DE2-115板出厂时带有一个默认的配置位流，它演示了板的一些基本特性。(The DE2-115 board is shipped from the factory with a default configuration bit-stream that demonstrates some of the basic features of the board.)
<流火守夜人> 在 2025-07-18 上传 | 大小：3.01mb | 下载：1

[VHDL编程] xilinx_usb_drivers_win10_x64

说明：win10的xilinx usb驱动，较新版本(Xilinx USB driver for win10, newer version)
<yuyangfei> 在 2025-07-18 上传 | 大小：459kb | 下载：0