[VHDL编程] 数字锁相环

说明：PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) i
<于洪彪 > 在 2025-06-01 上传 | 大小：122kb | 下载：0

[VHDL编程] zigeti

说明：基于FPGA的verilog语言写的按键控制步进1 的输出占空比从1 到99 的脉冲波，并用两位数码管显示出脉冲波占空比，按键key10加1 ,按键key11减1 。-FPGA-based verilog language button control stepper output duty cycle of 1 from 1 to 99 of the pulse wave, and use two digital tube di
<尹佳佳> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] behavioral

说明：8:3 encoder using behavioral modeling
<priya> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] Example-b8-6

说明：Synplify Pro综合流程序仿真，注：本范例同时提供Verilog和VHDL两种语言版本，请读者根据习惯选用不同的源代码进行操作。-Synplify Pro comprehensive process simulation (note: this example provides two Verilog and VHDL language version at the same time, please choose the di
<波罗的海> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] trial_i2c

说明：i2c code for vhdl implementation,i2c main code with u-art_tx.vhd file and i2c_master.vhd
<nikhil> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] RISC_SPM

说明：可以完成简单指令集的八位ALU,指令集包括 NOP ADD AND NOT SUB RD WR BR BRZ-it s an 8 bit risc alu.
<liu> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] button_test

说明：基于FPGA的开发板按钮测试程序，按下显示结果在数码管，释放显示0在数码管。-FPGA-based development board test program button, press displays the results in digital tube display 0 in the digital release.
<小雨> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] fu_dian_chu_fa

说明：VHDL浮点除法运算，VHDL浮点数除法，源码，含仿真图 -VHDL floating point division, source code, including simulation mapVHDL floating point division, source code, including simulation map
<钓江雪> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] Ex26_RS232

说明：串口RS232实现，使用Verilog hd语言-rs232,verilog hdl
<yinxiupu> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] Frequency-meter-program-source-code

说明：基于FPGA实现的采用等精度测频原理的频率计程序源码与仿真-Frequency meter program source code and simulation based on the use and other precision frequency measurement principle of FPGA implementation
<> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] sha_core_latest.tar

说明：完整的SHA 设计IP，可用于加密、IP SEC设计参考-FULL SHA IP DATABASE
<zhangbin> 在 2025-06-01 上传 | 大小：121kb | 下载：0

[VHDL编程] scan_led

说明：用于8管脚的LED灯数码管显示，显示16进制数字。。。(LED verilog 8 legs display Verilog)
<zkylsf> 在 2025-06-01 上传 | 大小：121kb | 下载：0