[VHDL编程] VHDLchufaqi

说明：MAXPLUS2 自己编写的VHDL 4位除法器-MAXPLUS2 prepare themselves VHDL four Divider
<刘建> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] vga1

说明：vga显示代码,里面有ise工程文件,是直接调过去的,大家下载下来吧-vga display code, which has ise project file is transferred directly past, everyone download it
<萧勇> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] TLC5510

说明：altera Quartus II TLC晶片控制 可控制暫存器，手動調整內碼。 (含電路) -altera Quartus II TLC chip control registers can be controlled manually adjust the code. (With circuit)
<陳小龍> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] erweiDCT

说明：一种改进的一维DCT方案设计与实现,采用VHDL实现,DCT以及IDCT-A one-dimensional DCT to improve program design and implementation using VHDL realize, DCT and IDCT
<小金> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] LVDS

说明：以LVDS设计为例学习ISE中的时序分析以及低层布局器的使用方法 在底层布局器中对LVDS管脚进行约束的方法，底层布局器设计流程，底层布局器中的位置约束，时序分析器的使用方法，时序改进向导的使用等.-LVDS design for example to study the timing analysis ISE as well as the use of low-level device layout method in the bottom of the layout of LVDS devi
< 程凯> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] verilog_risc

说明：RISC状态机由三个功能单元构成：处理器、控制器和存储器。 RISC状态机经优化可实现高效的流水线操作。 RISC 中的数据线为16位。 在数据存储器中的0到15的位置放置16个随机数，求16个数的和，放在数据存储器的16、17的位置，高位在前 对这16个数进行排序，从大到小放置在18到33的位置 求出前16个数的平均数，放在34的位置 基本指令有NOP, ADD, SUB, AND, RD, WR, BR,BC。 因为采用16位指令，有扩充的余地。-RISC
<lyn> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] vga

说明：使用方法： vga编程,拷贝到硬盘，用ISE打开工程文件即可-Usage: vga programming, copied to the hard drive, open the project file with ISE can
<yhz> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] ddsfpga

说明：采用vhdl语言实现正弦波形的生成。主要使用的dds技术。-Implementation using VHDL language to generate sine wave-shaped. The main technology used in dds.
<李江> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] vga

说明：VGA接口协议的硬件描述语言代码，用于FPGA的总线接口控制器开发-VGA interface protocol of the hardware descr iption language code for the FPGA bus interface controller development
<shigengxin> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] shifter

说明：移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
<623902748> 在 2025-06-07 上传 | 大小：126kb | 下载：0

[VHDL编程] Ethernet_usd_send_quartus

说明：Ethernet_UDP_send_quartus
<孤烟> 在 2025-06-07 上传 | 大小：125kb | 下载：0

[VHDL编程] uart_test_Verilog

说明：用verilog实现了uart功能的demo工程。工程使用的IDE为“ISE Design Suite 14.7”，使用时可根据自己硬件，修改引脚配置即可。(The demo project of UART function is realized with Verilog. The IDE used in the project is "ISE Design Suite 14.7", which can be used to modify the pin configura
<shaoyang_v> 在 2025-06-07 上传 | 大小：125kb | 下载：0