[VHDL编程] microCtrl

说明：多时钟周期cpu在微指令下的实现，计算机组成实验-multi circle cpu in micro instrutions . org of computer lab 11
<chen> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] software-regular

说明：新利软件规范，其对软件的研发过程和编码进行了一定的规范，可供大家学习参考-The new benefit software specifications, the software development process and coding specification, available for study reference
<liqiugen> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] key-press-remove-twitter

说明：通过电平检测方法，用VERILOG实现了按键消抖-Button is debounced by the level detection method using VERILOG
<liu> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] calculator

说明：it is an thesis submiitted
<raju> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] verilog37

说明：verilog实验37个程序，里面是比较经典实用的模块功能程序，对学习verilog进阶学习还是不错的-37 verilog experimental procedure, which is classic and practical module program, advanced learning is good learning verilog
<宋伟杰> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] led7yima16

说明：7段显示译码器的驱动，显示16进制数值，进制可调。-7-segment display decoder driver, display the hexadecimal value hex adjustable.
<zwl6600233> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] BCD

说明：Verilog hdl编写的二进制转BCD码程序-BCD binary switch program written in Verilog hdl
<陈> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] clk_div

说明：任意频率脉冲可调，同时占空比为定值50 -Arbitrary frequency pulse adjustable, while 50 of the duty cycle is constant
<叶云> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] count

说明：basys2 模60计数器 并用数码管显示 verilog FPGA-basys2 mold 60 counter digital display
<刘铁峰> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] Txd

说明：1000M以太网媒体介入控制器EMAC的传输部分的源代码-1000M ethnet transmiter
<朱小黄> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] Lab10_shift4

说明：4位移位器的设计与实现.4位移位器框图和功能表，本实验中用Verilog语句来描述。-Design of 4 bit shifter and implementation of.4 bit shifter block diagram and function table, use the Verilog statement in this experiment to describe.
<penglx1803> 在 2025-06-09 上传 | 大小：171kb | 下载：0

[VHDL编程] Lab15_sw2reg

说明：开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
<penglx1803> 在 2025-06-09 上传 | 大小：171kb | 下载：0