[VHDL编程] Verilog_EXAMPLE

说明：
<sky> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] TFT_LCD_IP

说明：TFT_LCD控制电路CPLD_IP设计-certified CPLD_IP control circuit design
<陈光荣> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] hdlc

说明：该工程是基于verilog hdl 语言编写的帧传输协议HDLC帧的发送端代码，会用QUATUSII的人都应该知道如何使用，希望能给你带来帮助-The project is based on the language verilog hdl fr a me transmission protocol HDLC fr a me of this generation- Codes will be used QUATUSII people should know how to use, in the
<何丹萍> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] VHDL_Study_zhejiang

说明：浙江大学的VHDL中文教程，共127页，PPT课件，是教学和快速入门的重要参考资料-Zhejiang University Chinese VHDL Tutorial, a total of 127, PPT courseware, teaching and Quick Start is an important reference
<okblack> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] onehehe

说明：verilog设计的4位频率计，可以测量方波、三角波、正弦波；测量范围10Hz～10MHz，测量分辨率1Hz，测量误差1 Hz；测量通道灵敏度50mv-Verilog design Cymometer 4, can be measured square wave, triangle wave, sine wave measuring range 10Hz ~ 10MHz, measurement resolution of 1Hz, the measurement error 1 Hz me
<oywj> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] Time

说明：24小时时钟设计程序，含有时，分，秒的电路设计，基于VHDL语言，用Quartus 2程序实现。-24-hour clock design process, with hour, minute, second circuit design, based on the VHDL language, using Quartus 2 program.
<张苏昕> 在 2025-06-16 上传 | 大小：374kb | 下载：1

[VHDL编程] myclock

说明：用VHDL语言实现一个能显示时、分、秒的时钟：可分别进行时和分的手动校正；12小时、24小时计时制可选，12小时制时有上下午指示；当计时到预定时间（此时间可手动设置）时，扬声器发出闹铃信号，闹铃时间为10秒，可提前终止闹铃。-VHDL language used to achieve a display hours, minutes and seconds of the clock: when can be manually corrected and points 12 hours, opt
<旭东> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] ZHEJIANG_VHDL

说明：浙江大学的VHDL讲义，内容翔实丰富，对想掌握这门语言的同学用处极大，我觉得不错，与大家一同分享。-Materials, Zhejiang University of VHDL, rich informative, and would like to master the language the students use great, I feel good to share with you.
<王强> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] key

说明：cyclone系列下，采用计数器现实案件消抖的verilog HDL语言源码-series under the cyclone, the consumer cases Buffeting counter the reality of the verilog HDL language source code! !
<wang > 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] pn

说明：基于Xilinx的ISE9.0编译的周期为63的m序列-Compiled based on Xilinx' s ISE9.0 63 m sequence of period
<qs> 在 2025-06-16 上传 | 大小：374kb | 下载：0

[VHDL编程] digital-clock

说明：vhdl文件，实现数字钟，以及其顶层设计图-This package contains the VHDL file, can realize the digital clock, contains the top-level design
<Jack> 在 2025-06-16 上传 | 大小：373kb | 下载：0

[VHDL编程] ADC实验

说明：基于stm32开发平台的，模拟ad采样程序设计，可直接下载使用(stm32 zhijiexiazaishiyong)
<niaowang> 在 2025-06-16 上传 | 大小：373kb | 下载：0