[VHDL编程] Code_for_Bilinear Interpolation

说明：根據不同測試pattern，設計的電路要能對16×16 pixels的原圖影像作縮放，產生16×16、32×32的放大或縮小影像。
<pili0211> 在 2011-12-26 上传 | 大小：489.26kb | 下载：1

[VHDL编程] Verilog_PS2

说明：使用verilog，键盘输入，显示其扫描码在数码管上。-Using verilog, keyboard input, indicating its scanning code on the digital control.
<hhy> 在 2025-09-23 上传 | 大小：490kb | 下载：0

[VHDL编程] zhentongbu

说明：ＦＰＧＡ在通信上的运用：基于VHDL的帧同步程序-Application of FPGA in communication: Based on VHDL fr a me synchronization procedures
<杨涛> 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] pci_express.pdf.tar

说明：in this pdf the internal architecture of pci has explained. e.g. transaction layer data link layer ,physical layer-in this pdf the internal architecture of pci has explained. e.g. transaction layer data link layer ,physical layer
<mahavir> 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] BEEP_DZQ

说明：电子产品世界网站的一个FPGA DIY的一个项目，这个是蜂鸣器电子琴的一个实例源码！-Electronic products world website a FPGA DIY projects, this is an instance of the source code of the keyboard buzzer!
<吴斌> 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] I2C

说明：i2c总线控制器。VHDL。quartus ii 编译通过。代码正确可用。-i2c bus controller。。VHDL。quartus ii compiled. Correct code is available.
<ecnu> 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] phase_test

说明：此程序实现了利用FPGA进行准确测相的功能，性能良好-This program implements an accurate phase measurement using FPGA functionality, good performance
<lanjunjian> 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] quartus_works_first

说明：基于verilog语言的，FPGA程序，实现可暂停的计时器与数码管显示功能，计时范围0~99秒，精度0.01秒，在EP1C3T100C8上亲测通过-Based verilog language, FPGA program implementation can pause the timer with digital display function, time range from 0 to 99 seconds, precision 0.01 seconds, measured by the
<FT_Young> 在 2025-09-23 上传 | 大小：489kb | 下载：1

[VHDL编程] washmashine

说明：用VHDL实现的洗衣机作业，可以启动、清洗、排水、脱水、换档。-Washing machine with VHDL, you can start, wash, drain, dehydration, shift.
<何国锋> 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] 界面切换

说明：qt 实现窗口切换按键触发后可以切换到一个界面。退出后回到主窗口(chieve window switching of QT)
<卢晓爱滴 > 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] n_bit_paralleLoadShiftRegJK

说明：n_bit_paralleLoadShiftRegJK
<iaio > 在 2025-09-23 上传 | 大小：489kb | 下载：0

[VHDL编程] DPWM

说明：用Verilog实现数字脉宽调制模块，主要模块有锁相环、计数器、多路选择器(The digital pulse width modulation module is realized by Verilog. The main modules are PLL, counter and multiplexer)
<lw1997> 在 2025-09-23 上传 | 大小：489kb | 下载：0