[VHDL编程] DE2_NET

说明：Altera的DE2开发板上的DM9000A网络FPGA接口及其驱动程序,还有 Demo程序-Altera
<王海江> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] maxii_vga

说明：vhdl编写的vga程序，本人亲自实验过，用的是altera的ep1c做的-vhdl written vga program, I personally experimented with the altera of ep1c do
<kenshin> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] 1602LCDtest

说明：1602LCD液晶显示控制的verilog源码-1602LCD LCD verilog source code control
<ilovethisgam> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] reset

说明：这是个关于同步复位和异步复位问题的探讨，最后得出同步释放，异步复位的效果最好 文件中有编好的verilog文件工程，以及仿真结果和RTL分析图，分析的很详细-This is a synchronous reset and asynchronous reset on the issue of the conclusion that synchronous release, asynchronous reset of the best documents are programmed veril
<maohuhua> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] Quartus_II_Modelsim

说明：如何在Quartus_II_里使用Modelsim，详细的讲解了！内容精简而全面！-How Quartus_II_ in use Modelsim, explained in detail! Concise and comprehensive content!
<fengxuying> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] maxii_vga

说明： 已经实现的VGA， 已经实现的VGA， -Has been achieved VGA, has been achieved VGA, has been achieved VGA, has been achieved VGA,
<dys> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] Verilog

说明：Verilog数字系统设计教程（夏宇闻）-Verilog Digita system design manual
<Nicholas> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] sockit_owm_latest.tar

说明：1-wire master written in Verilog HDL, ready for integration into a FPGA or ASIC based SoC. A port of the 1-wire Public Domain Kit (version 3.10r2) from Maxim is also provided, with all the code required for integration into the Altera development
<ke> 在 2025-06-20 上传 | 大小：536kb | 下载：0

[VHDL编程] binary-and-gray

说明：二进制码和格雷码互相转换verilog源码-Binary code and Gray code conversion verilog source
<zxh> 在 2025-06-20 上传 | 大小：536kb | 下载：0

[VHDL编程] VHDL_Code

说明：描写nco的完整程序，采用很简介的算法，对大家应该很有用-The complete program descr iption nco, using a very brief introduction of the algorithm, we should be very useful
<王宇> 在 2025-06-20 上传 | 大小：536kb | 下载：0

[VHDL编程] ledall

说明：实现了LED点阵上的汉字的动态显示设计,通过修改rom模块能够改变所显示的汉字-To achieve the dynamic LED dot matrix Chinese characters display design, by modifying the ROM module to change the display of Chinese characters
<tom> 在 2025-06-20 上传 | 大小：536kb | 下载：0

[VHDL编程] time_test

说明：利用10M的时钟，设计一个单周期形状的周期波形。这是用Verilog写的-Use 10M clock cycle design a single cycle waveform shape. This is written in Verilog
<猪肉先生> 在 2025-06-20 上传 | 大小：536kb | 下载：0