[VHDL编程] dianzizhong

说明：这是我在学习过程中编的数字钟的原程序,含各种时钟模块,以及计数器,累加器等,可以直接下载,已经编译通过!-This is my learning process in the middle of the 10-minute program, containing various clock module and the counter, accumulator, and can download, compile!
<刘恒辉> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] ethnet

说明：利用ALTERA公司Cyclone II 2C35 fpga芯片，实现以太网通信。以太网芯片为DM9000A-ALTERA companies use Cyclone II 2C35 fpga chips, Ethernet communications. Ethernet chips DM9000A
<叶志全> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] VHDL

说明：Very low cost, low component count charger/adapter – replaces linear transformer based solutions • Extremely simple circuit configuration designed for high volume, low cost manufacturing-Very low cost, low component count charger/adapter – rep
<张海> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] DM10_KX8051_LCD128X64_C5T

说明：在fpga内拟一个51单片机的核，实现按键控制12864液晶屏的显示-Fpga in the MCU 51 to be a nuclear, to achieve the control button 12864 LCD display
<邢旭> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] VerilogXiaYuwenExample

说明：Verilog数字系统设计教程（夏宇闻著） 例题源程序-Verilog Digital System Design Tutorial (Xia Yu smell) Example source code
<张洋> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] Thsign

说明：基于VerilogHDL的MTM总线主模块有限状态机设计The MTM bus on the main module VerilogHDL finite state machine design-The MTM bus on the main module VerilogHDL finite state machine design
<ben3293> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] test

说明：xilinx ise6.3编译环境，verilog控制程序。实现对外部ad转换数据自动采集计算，并发送到DSP最后处理-xilinx ise6.3 build environment, verilog control procedures. To achieve automatic data acquisition external ad converter calculated and sent to final processing DSP
<张彬> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] EZ-USB-Examples

说明：USB2.0 ＋ FPGA开发EZ USB开发=源码-USB2.0+ FPGA development EZ USB Development = source
<于宁宁> 在 2025-06-20 上传 | 大小：538kb | 下载：1

[VHDL编程] JM

说明：Architecture and the FPGA Prototype for MPEG-2 AudioVideo Decoding
<azaam> 在 2025-06-20 上传 | 大小：538kb | 下载：0

[VHDL编程] SystemVerilog-Industry-Support

说明：SystemVerilog Industry Support
<Christoffer> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] IDE_VHDL

说明：此代码为wishbone公司的IDE协议主机端VHDL源代码，有三个版本，实现了UDMA。版权归wishbone公司，请勿用于商业用途。-This VHDL codes with threr versions implemented IDE host protocol，supporting with UDMA。
<CHEN KANG> 在 2025-06-20 上传 | 大小：537kb | 下载：0

[VHDL编程] project_PmodKYPD

说明：用Digilent公司BASYS3开发板和PmodKYPD模块，实现对按键的检测。程序基于VIVADO 2015.4，语言为verilog。(Digilent's BASYS3 development board and PmodKYPD module are used to detect keystrokes. The program is based on VIVADO 2015.4 and the language is verilog.)
<曹玄德> 在 2025-06-20 上传 | 大小：537kb | 下载：0