[VHDL编程] data_transfer

说明：同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。 系统以同步信号开始连续发送四个字节，在发送中出现5个1时插入一个0，在四个数据发送结束而下一次同步没有开始之前，发送7FH，这时中间不需要插入零 -synchronous serial data transmission circuit SSDT the basic function is to convert parallel data into seri
<chengp> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] yibutongxin

说明：用VHDL编写的串口异步通信的例子，适于RS232、RS422的通信-err
<王权> 在 2025-06-21 上传 | 大小：545kb | 下载：0

[VHDL编程] newDPLLdesign

说明：使用VHDL语言进行数字锁相环的设计，pdf格式，可以打开-The use of VHDL language design of digital phase-locked loop, pdf format, you can open
<国家> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] ead

说明：VHDL设计初步，一些基本的程序。希望大家支持学习。-VHDL design of a preliminary, some basic procedures. I hope you will support learning.
<郭晨> 在 2025-06-21 上传 | 大小：545kb | 下载：0

[VHDL编程] altera_up_avalon_rs232

说明：altera 官方rs232例程 很详细很实用-official rs232 routines in great detail altera very practical
<柳春青> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] pinlv_ji

说明：能够测量外部信号的频率，并显示。程序内部能产生三种频率的信号，以便对频率计进行调试-To measure the frequency of the external signal, and displayed. Process can produce three kinds of frequencies within the signal, in order to debug the frequency meter
<大机子> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] Music-Player-by-buzzer

说明：基于蜂鸣器的音乐播放器。用于NIOS2里面，基于SOPC Builder开发-Music player based on the buzzer. For NIOS2 which, based on the SOPC Builder development
<李寅鑫> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] test

说明：Verilog example test-Verilog example
<yujunfeng> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] chuanxingkou

说明：串行口的发送程序，工程文件，仿真文件，验证可行-The serial port of the sending program, project files, simulation files
<li peng> 在 2025-06-21 上传 | 大小：544kb | 下载：0

[VHDL编程] DENG-JING-DU

说明：基于FPGA的等精度频率计设计，实现百万分之一的误差精度-FPGA-based design and other precision frequency to achieve the accuracy of one millionth of error
<范庆斌> 在 2025-06-21 上传 | 大小：543kb | 下载：0

[VHDL编程] ping_pang

说明：编写的乒乓球游戏程序，包括原文件和仿真文件等，注释详细-Writing table tennis games, including the original files and simulation files, detailed notes
<john> 在 2025-06-21 上传 | 大小：543kb | 下载：0

[VHDL编程] time

说明：Verilog语言编写的，利用分频定时器的方法在数码管上显示0-59 按秒显示。-Verilog language, the method of the dividing timer is displayed on the digital display 0-59 seconds.
<刘欣> 在 2025-06-21 上传 | 大小：543kb | 下载：0