资源列表
[VHDL编程] ddr_verilog_xilinx
说明：xilinx的ddr sdram控制器文档-xilinx of ddr sdram controller documentation<liujie> 在 2025-06-17 上传 | 大小：663kb | 下载：0
[VHDL编程] final_6
说明：6. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2二個，那麼只要sw2按下且放開後，七節燈管就顯示「2」，而只要sw1按下且放開時，七節燈管就更正顯示值「1」。-6. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2 2, then press and rel<samaria> 在 2025-06-17 上传 | 大小：663kb | 下载：0
[VHDL编程] sine-generator
说明：ROM型正弦信号发生器，从rom中读取正弦波的点，循环输出，经AD生成波形，环境为quartus-sine generator in quartus<张文> 在 2025-06-17 上传 | 大小：662kb | 下载：0
[VHDL编程] LIP7101CORE_Handheld_Bike_Computer
说明：Handheld Bike computer verilog code<jc> 在 2025-06-17 上传 | 大小：662kb | 下载：0
[VHDL编程] FPGA-design-spree-
说明：FPGA设计大礼包（多个文档，有设计思想、技巧、流程、验证、芯片引脚分布等）-FPGA design spree (multiple documents, there are design ideas, techniques, processes, verification, chip pinouts, etc.)<jizhendong> 在 2025-06-17 上传 | 大小：662kb | 下载：0
[VHDL编程] pin-lv-ji
说明：设计的是一个数字频率计，通过八个七段数码管显示频率值。系统时钟选择的50M的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号。（附详细PDF文档介<刘渝> 在 2025-06-17 上传 | 大小：662kb | 下载：0
[VHDL编程] ddr_verilog
说明：DDR控制器的VERILOG代码；状态机；读写；刷新等操作-ddr controller,verilog<雷恒伟> 在 2025-06-17 上传 | 大小：662kb | 下载：0
[VHDL编程] synchoronous_FIFO(jianban)
说明：基于IPcore的同步FIFO的设计。采用Verilog代码书写。读写位宽均为8bit，深度为32.-IPcore synchronous FIFO-based design. Using Verilog code writing. Read and write bits wide are 8bit, depth is 32.<杨杨> 在 2025-06-17 上传 | 大小：662kb | 下载：0