资源列表
[VHDL编程] frequency
说明：基于FPGA的verilog语言频率计设计-Design of FPGA-frequency meter<zhangquanling> 在 2025-06-16 上传 | 大小：682kb | 下载：0
[VHDL编程] fpga_pc
说明：该源码实现了XILINX的FPGA(Spartan 3E)与计算机的通信，用到了rs232串口、ps/2键盘接口、lcd液晶，是学习FPGA很好的资料-The source implementation of the XILINX' s FPGA (Spartan 3E) and computer communications, use the rs232 serial port, ps/2 keyboard interface, lcd LCD is good information t<tangtao> 在 2025-06-16 上传 | 大小：682kb | 下载：0
[VHDL编程] Modelsim-setup
说明：vhdl开发环境之----modelsim安装步骤-VHDL development environment---- modelsim installation steps<王子> 在 2025-06-16 上传 | 大小：682kb | 下载：0
[VHDL编程] Virtex-5-FPGA-Data-Sheet
说明：本程序基于xilinx fpga，v5，verilog语言，主要用于数据采集，采集频率可达500m，通过pingpang缓存进行数据转发。-The program xilinx fpga, v5, verilog language, mainly used for data acquisition, acquisition frequency of up to 500m, through data forwarding pingpang cache.<fuhai> 在 2025-06-16 上传 | 大小：682kb | 下载：0
[VHDL编程] miaobiao
说明：秒表 8个7段译码器 分钟数——秒数—百分之一秒-Stopwatch 8 7 segment decoder minutes- seconds- hundredths of a second<chenguanda> 在 2025-06-16 上传 | 大小：682kb | 下载：0
[VHDL编程] Code-speed-adjustment-circuit
说明：基于同步的数字 复接系统, 即输入的数据码流速率相同。若各 支路 的数 据码 流速 率不 同, 则 不能 直接 进行 复接, 因为复接合成后的数字信 号流, 在 接收端是无法分接恢复成原来的信号的, 为此在复接 前要使各支路数码率同步, 我们可以在设计的同步数字复接系 统前方加一码速调整单元, 以调整各支路的速码率使其同步, 并在分接 后再经过码速调整恢复为原来的速率。 -Based on the synchronous digital multiplex system, namely th<谢政龙> 在 2025-06-16 上传 | 大小：681kb | 下载：0
[VHDL编程] wiznet5500_Verilog
说明：使用Xilinx Spartan-6 XC6SLX9的FPGA驱动Wiznet5500网卡芯片的Verilog设计，可以发送和接收，已经测试，无误。-Using the Xilinx Spartan-6 XC6SLX9 FPGA driver The Wiznet5500 network card chip Verilog design can be sent and received, has been tested, and is correct.<ZHANGduo> 在 2025-06-16 上传 | 大小：681kb | 下载：0