[VHDL编程] 20081129464173846

说明：介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格-Introduced the Verilog HDL, in
<卢志文> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] EDA

说明：EDA实验讲义GK 包含GW48 EDA系统使用说明以及许多实例。比如有时钟使能的两位十进制计数器原理图输入设计、用状态机对ADC0809的采样控制电路实现、硬件电子琴电路设计-EDA experimental GK notes GW48 EDA system contains, as well as many examples of use. For example, there are two clock-enabled input decimal counter schematic des
<lsp> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] cf_dpsk

说明：
<周> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] VHDLman

说明：VHDL book for reference-VHDL book for reference
<jai> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] StaticPLL

说明：介绍FPGA中数字锁相环的设计方法和应用的文档-Introduction of Digital Phase-Locked Loop FPGA design methodology and application documents
<咕嘟大树> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] ep3c

说明：nios9.0下载epcsXX不能自举问题，内含补丁、例程。网友提供，但这位伟大的网友目前找不到。-nios9.0 BUG
<hechun> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] ddsb

说明：DDS波形发生器，通过改变频率控制字来改变输出波形的频率。波形的数据实现存在ROM表中，通过时钟触发来读取。-DDS waveform generator, by changing the frequency control word to change the frequency of the output waveform. The data waveform ROM table to achieve there, triggered by the clock to read.
<陈杰> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] songer

说明：VHDL乐曲演奏电路 1.设计题目：乐曲演奏芯片设计 2.设计要求：至少三首乐曲,可独立播放,也可循环播放-VHDL play circuit music 1. Design topic: music playing chip design 2. The design requirements: at least three songs, can independence play, also can looping
<张志鹏> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] sign

说明：FPGA实现序列发生器，用MEALY状态机实现-failed to translate
<葛运升> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] Verilog_primer_V1.1

说明：Verilog HDL 语言的编码规范。详细介绍了verilog HDL编码的注意事项和基本规范。分为可综合部分，仿真专用部分以及nc-verilog仿真环境的建立。-Descr iption of Verilog HDL coding. containing synthesisable language, simulationable language and how to construct a proper environment.
<Venture Zhao> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] timer

说明：this 1 ms timer and 1024 counter .-this is 1 ms timer and 1024 counter .
<Allen> 在 2025-12-26 上传 | 大小：728kb | 下载：0

[VHDL编程] ramIPcore

说明：基于quartusII的ram调用，利用FPGA自身的blockram创立ram的ip core-Based on the ram quartusII calls itself blockram created using FPGA ram' s ip core
<yuyeluo> 在 2025-12-26 上传 | 大小：728kb | 下载：0