[VHDL编程] VHDL_VerilogHDL

说明：VHDL与Verilog语言的简明教程，介绍了用这两种语言进行硬件设计的基本方法与思路。-VHDL and Verilog language concise tutorial on using both hardware design language of the basic methods and ideas.
<zw1292> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] shuzizhongdevhdl

说明：用vhdl写的电子钟的源代码 可供初学vhdl者使用-use vvhdl write dianzizhong yuandaima gongchuxueshiyong
<吴红梅> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] final_10

说明：10. 對於按鍵輸入密碼鎖，假設reset後，七節燈管顯示「0」，而且使用sw1、sw2二個按鍵輸入，只要按下sw1鍵，都會讓七節燈管顯示值以每秒之速度加「1」，但放開sw1鍵後就停止。-10. For the key to enter a password lock, assuming that reset after the seven lamp displays " 0" , and the use of sw1, sw2 two key input, as long as
<samaria> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] DDSsinROMsample

说明：fpga DDS ROM数据正弦波形正半周采样程序-fpga DDS ROM sinusoidal waveform is a half weeks of data sampling procedures
<caixiang> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] FPGATIMEING

说明：TIMING LEARNING -TIMING LEARNING
<acer> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] TOP_WHIF_CAMRA_240_320

说明：code in vhdl to fr a me_gerber form camera 320x240 pixle
<boazttt> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] miaobiao

说明：quartusii软件仿真实验代码 秒表 24小时计时-quartusii software simulation code stopwatch 24 hour time
<张惠> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] 00

说明：i2c源代码，值得一看，欢迎大家下载，谢谢关顾。-i2c source code, worth a visit, welcome you to download, thank you care.
<LJ> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] FPGA

说明：FPGA应用开发 触发器与计数器的设计 这是实验程序 其中包括源码与实验步骤-FPGA application development triggers and counters, which is the experimental design process, including source code and experimental procedures
<杨依宁> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] InfraredPort

说明：实现红外接收的源码，能够从端口获得所接收到的红外数据。采用QuartusII实现，可以直接连接NiosII。-The source for infrared receiver, from the port to the received infrared data. Using QuartusII achieve, can be connected directly NiosII.
<hlcheng> 在 2025-06-11 上传 | 大小：730kb | 下载：0

[VHDL编程] IIC_and_usartPC

说明：fpga的IIC与USART串口verilog代码，非常实用-The IIC and USART serial fpga verilog code, test
<hongchen> 在 2025-06-11 上传 | 大小：729kb | 下载：0

[VHDL编程] pipeline_mips_simulation_using_xilinx

说明：This project is a pipeline simulator using xilinx. All of fetch, decode, execute and write back stages was implemented. That is a nice project for computer architecture course in computer engineering. Good Luck ) -This project is a pipeline simul
<Fartab> 在 2025-06-11 上传 | 大小：729kb | 下载：0