资源列表
[VHDL编程] deinterleaver_new
说明:fpga implementation of wimax deinterleaver address generator using vhdl cod<karthick> 在 2025-06-10 上传 | 大小:8kb | 下载:0
[VHDL编程] 113813_CONTADOR_TIEMPO_REAL_1
说明:vhdl xillin timer source code of an timer based on a Spartan 3E<manuto> 在 2025-06-10 上传 | 大小:8kb | 下载:0
[VHDL编程] spi_verilog
说明:在SPI操作中,最重要的两项设置就是时钟极性(CPOL或UCCKPL)和时钟相位(CPHA或UCCKPH)。时钟极性设置时钟空闲时的电平,时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的,两者的接收数据也是同时完成的。所以为了保证主从机正确通信,应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to indicate to the slave that com<michael> 在 2025-06-10 上传 | 大小:8kb | 下载:0
[VHDL编程] clamped_beam_in_VHDL-AMS-master
说明:System Level Model of MEMS Clamped-Clamped Beam in VHDL-AMS generated by ANSYS ROM Tool<小海豚> 在 2025-06-10 上传 | 大小:8kb | 下载:0
[VHDL编程] code_lagrange_interpolation
说明:使用verilog实现拉格朗日插值,很有使用价值,有需要的可以参考一下-Use verilog to achieve Lagrange interpolation, very useful value, there is a need to refer to<华天> 在 2025-06-10 上传 | 大小:8kb | 下载:0