资源列表
[VHDL编程] processor
说明:The purpose of this project is to design a simple Processor Unit<fahian ahmed> 在 2025-06-05 上传 | 大小:914kb | 下载:0
[VHDL编程] clock
说明:设计一台能显示时、分、秒的数字电子钟,具体要求如下: (1)时计数器用24进制计时电路,分、秒计数器用60进制计分、计秒电路; (2)可手动校时,能分别进行时、分的校正; (3)能实现整点报时功能。 -Design a table can display hours, minutes and seconds of digital electronic clock, the specific requirements are as follows: (a) when the cou<mike> 在 2025-06-05 上传 | 大小:913kb | 下载:0
[VHDL编程] FPGA9_VGAaUART
说明:基于FPGA Verilog VGA 显示 UART 数据-Based on the FPGA Verilog VGA display UART data<宋贵来> 在 2025-06-05 上传 | 大小:914kb | 下载:0
[VHDL编程] stopwatch9_02-_2---worked
说明:一个基于DE1开发板制作的秒表,拥有启动,暂停,停止功能 内置寄存器,可以在计时是存储显示当前时间-DE1 development board based on the production of a stopwatch with start, pause, stop, features built-in registers that can be stored in the timing display the current time<焱斐然> 在 2025-06-05 上传 | 大小:913kb | 下载:0
[VHDL编程] verilogAlwaysblockexplanation
说明:verilog下always模块的介绍,以及怎么用always模块实现组合逻辑和时序逻辑,阻塞和非阻塞的深入介绍。-verilog:always block introduction<王冲> 在 2025-06-05 上传 | 大小:913kb | 下载:0