[VHDL编程] an_dcfifo_top_restored

说明：alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。-alteral FPGA VERILOG using ROM DCFIFO and RAM to realize high-speed low-speed clock domain data transfer, it is worth learning.
<alison> 在 2025-06-03 上传 | 大小：907kb | 下载：0

[VHDL编程] ethernet_latest.tar

说明：ethernet_latest.tar.gz源代码-ethernet_latest.tar.gz source code
<磊> 在 2025-06-03 上传 | 大小：906kb | 下载：0

[VHDL编程] UART_LCD_DAC

说明：利用RS232，FPGA和单片机通信，控制FPGA的LCD和da转化，产生模拟信号。FPGA部分-Using RS232, FPGA and single-chip communications, the control FPGA and the LCD into da generate analog signals. FPGA part
<雍振强> 在 2025-06-03 上传 | 大小：904kb | 下载：0

[VHDL编程] 95302909niosII_minu_system

说明：nios的好东西，绝对有用，珍藏对研究NIOS的人员很有帮助-nios a good thing, absolutely useful collection of research NIOS staff very helpful
<mstar> 在 2025-06-03 上传 | 大小：904kb | 下载：0

[VHDL编程] cpu

说明：用verilog描述一个完整的cpu，以完成仿真，仿真结果合理-Complete with a verilog descr iption of the cpu, in order to complete the simulation, the simulation results are reasonable
<西电> 在 2025-06-03 上传 | 大小：906kb | 下载：0

[VHDL编程] lect-4

说明：these slides for digital logic design
<fahad> 在 2025-06-03 上传 | 大小：905kb | 下载：0

[VHDL编程] Trigger

说明：各类触发器VHDL源码程序，在quartus-ii7.2版本上测试通过，文件中包括D触发器，JK触发器，RS触发器，T触发器。-Various triggers VHDL source code program in quartus-ii7.2 version of the test is passed, the document includes a D flip-flop, JK flip-flop, RS flip-flop, T
<baoguocheng> 在 2025-06-03 上传 | 大小：904kb | 下载：0

[VHDL编程] user-manual-nios-ii

说明：Instruction manual for nios ii eds.
<Will> 在 2025-06-03 上传 | 大小：906kb | 下载：0

[VHDL编程] ethernet_10ge_mac_latest.tar

说明：The 10GE MAC core is designed for easy integration with proprietary custom logic. It features a POS-L3 like interface for the datapath and a Wishbone compliant interface for management. The core was intentionally desi
<ke> 在 2025-06-03 上传 | 大小：905kb | 下载：0

[VHDL编程] text5

说明：循环彩灯，实现彩灯的花色点亮，利用状态机实现各种花色的实现-Cycle lights, to achieve the suit lit lanterns, using the state machine to achieve the realization of various colors
<枫> 在 2025-06-03 上传 | 大小：906kb | 下载：0

[VHDL编程] DDS

说明：DDS的核心是相位累加器，相位累加器有一个累加器和相位寄存器组成，它的作用是再基准时钟源的作用下进行线性累加，当产生溢出时便完成一个周期，即DDS的一个频率周期。加载Matlab 产生的波形，通过FPGA输出DDS信号-Core DDS is the phase accumulator, a phase accumulator and phase accumulator registers, its role is to carry o
<wangfeng> 在 2025-06-03 上传 | 大小：905kb | 下载：0

[VHDL编程] rdf0028

说明：Multiboot on Xilinx SP605
<aguilarjp > 在 2025-06-03 上传 | 大小：906kb | 下载：1