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[VHDL编程] FPGA-digital-clock-design
说明：运用顶层设计思路设计好各个底层文件（VHDL代码），对各个底层文件进行功能仿真；采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的FPGA里边去，验证电路功能是否正确。具体时间用6位数码管来显示，具有整点报时功能. -Designed various underlying file using top level design (VHDL code), on functional simulation of variou<方可> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0
[VHDL编程] Static-PLL
说明：基于Actel开发平台的静态锁相环设计，verilog实现-Actel development platform based on the static PLL design, verilog realized<林鸿海> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0
[VHDL编程] xilinx_fpga
说明：赛林思fpga开发实例包括verilog语言和vhdl语言-The Sailin Si fpga development Examples include the verilog language and vhdl language<zhujianhua> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0
[VHDL编程] FPGA13_SDRAM
说明：基于FPGA Verilog SDRAM 单字通讯-Based on the FPGA Verilog SDRAM words communication<宋贵来> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0
[VHDL编程] 4bit-microprocessor
说明：This file is 4bit microprocessor that included a variety of modules like ALU,Progrem Counter and ACC etc It is to calculate 4bit binary Topblock is top level module.<chakyuseok> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0
[VHDL编程] e10
说明：清华大学电子工程系 帧同步器设计实验报告 起始状态定为失步态，通过帧同步码来判断帧的正确性。判断正确则进入预同步态。然后再连续判断两次帧同步码，正确则进入同步态。如果随后的帧的帧头是错误的，则进入保持态以防误码造成的错误。只有在连续发现三次帧头错误才返回失步态。-Electronic Engineering, Tsinghua University, fr a me synchronizer design experiments starting status report as loss<夏冬> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0
[VHDL编程] led
说明：流水灯实验，实现四位流水灯功能 本次的设计主要是一个简单流水灯驱动程序，要求流水灯模式 如下：（1）复位时，灯全部熄灭。（2）复位按键放开时，首先点亮 第一个灯，然后第一个 灯熄灭，同时点亮第二个灯；接着，第二个 灯熄灭，同时点亮第三个灯；再然后，第三个灯熄灭，同时点亮第四 个灯；最后，第四个灯熄灭，同时点亮第一个灯；如此循环往复，实 现流水。(Running water lamp experiment to realize the function of four bit flow<小猪仔521> 在 2025-06-22 上传 | 大小：2.46mb | 下载：0