[VHDL编程] rs422_t

说明：此功能模块实现了422标准协议的单字节发送功能，采用了起始位＋8位数据位+奇校验+1停止位的方式，实现了并行输入串行输出的功能。-This function module implements the standard protocols 422 single-byte transmit function, the start bit+ 8 data bits odd parity+1+ stop bits, enabling a parallel input serial output.
<小白> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] rx_decode

说明：对串行接收数据进行解码的功能，通过状态机实现，属于链路层协议的实现。-Serial reception data decoding function, by state machine, belonging to implement link layer protocol.
<小白> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] uart_fifo

说明：一份带有FIFO缓存的UART源码，采用verilog编写，实现批量数据的传输，数据缓存量可以通过修改源码中的FIFO的深度来改变。-This is a UART with FIFO. The UART is programmed using verilog, it can transmit or receive batch data. The amount of data buffered can be changed by changing the depth of FIFO.
<耿瑞> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] QAM16_M

说明：基于verilog的16qam调制的程序，调试通过，有需要可以下载来参考-Based verilog of 16qam modulation process, debugging through, there is a need to download reference
<yangdong> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] OFDM_MODU

说明：基于verilog的16qam调制的程序，调试通过，有需要可以下载来参考,基于ISE软件-Based verilog of 16qam modulation process, debugging through, there is a need to download reference
<yangdong> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] SyncFIFO

说明：dual-port synFIFO with programmable depth and length, course project, do not use for commercial.
<Taowu> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] ads822

说明：自己用Verilog语言写的ADS822芯片的驱动，亲测可用。其他并行ADC芯片也可以用。-Verilog language used to write their own drivers ADS822 chips, pro-test available. Other parallel ADC chips can also be used.
<唐宏伟> 在 2025-06-22 上传 | 大小：2kb | 下载：1

[VHDL编程] dual_ram

说明：在ISE中测试双端口RAM的源码，结合DDS可以通过Isim仿真直接测试RAM IP核的使用是否正常。-Dual-port RAM test source code in ISE, the binding DDS RAM IP core can be directly tested whether the use of the normal simulation.
<唐宏伟> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] p3structural

说明：To Design 1-bit Full Adder using Verilog HDL for all logic gates with switch and gate level modelling.
<Jogi> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] float_add_module

说明：verilog编写的32位浮点数加法器。Start_Sig 和Done_Sig 是控制信号，作为启动和反馈完成，A 和B 是32 位宽的操作数输入信号，Result 则是32 位宽的输出结果。-32bits float add module use Verilog HDL.
<刘磊> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] AX301

说明：黑金FPGA助学版-tcl,包含开发板所有管脚。不需要再对板子管脚定义。AX301-Black Gold FPGA Student Edition-tcl, development board contains all the pins. No need for a board pin definitions. AX301
<songjunkai> 在 2025-06-22 上传 | 大小：2kb | 下载：0

[VHDL编程] serial_r

说明：串口通信的接收代码，适合工程应用，也适合入门学习，个人调试无问题-Receive Code serial communication, for engineering applications, but also for learning portal, individual debug no problem
<吕攀攀> 在 2025-06-22 上传 | 大小：2kb | 下载：0