[VHDL编程] Y312448

说明：基于VHDL的SDH专用芯片的TOP-DOWN设计， 内有全套源码以及图片，内容详尽，绝对真实可靠！-VHDL based on the SDH ASIC Design TOP-DOWN, which has a full set of source code, as well as pictures, and detailed, reliable and absolutely true!
<殷彦伟> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] s3ask_ddr2

说明：DDR2-400样例源代码，用于Xilinx Spartan 3A/3AN Starter Kit-DDR2-400 sample source code for Xilinx Spartan 3A/3AN Starter Kit
<Joe Zhu> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] color_space_converters

说明：色彩空间转换硬件实现，用于图像处理，编码，解码部分-Color space conversion hardware for image processing, encoding, decoding part of the
<dinxj> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] CPU-to-VHDL

说明：CPU realization using VHDL CPU realization using VHDL-CPU realization using VHDLCPU realization using VHDLCPU realization using VHDL
<fantast_wong> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] asi_test_1229OK

说明：基于quartus的cycloneii的小程序-Quartus the cycloneii on small programs
<victor> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] camera

说明：一个有关网络摄像头的详细代码，包括NIOS和FPGA编程-something about web camera
<沙之爱恋> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] pulser_16

说明：脉冲发生器，周期，延迟，脉宽均可调，调节部分使用niosII内核控制，已验证可用-Pulse generator cycle, delay, pulse width adjustable
<俞志伟> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] lab5

说明：de2 altera 实验6 Adders, Subtractors, and Multipliers 答案-de2 altera experiment 5 Adders, Subtractors, and Multipliers answer
<shuang> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] sdram

说明：SDRAM控制程序！verilog语言，已调通！-The SDRAM control procedures! Verilog language, has been transferred through!
<刘晓青> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] 12864-static-and-dynamic-display

说明：FPGA实现12864液晶的静、动态显示-FPGA implementation 12864 static and dynamic display
<wuliang> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] cuce(ok)

说明：在起始信号与停止信号之间计数，而且通过仿真验证成功-Between the start signal and stop signal counts, and success is validated by computer simulation
<张海滨> 在 2025-06-22 上传 | 大小：2.49mb | 下载：0

[VHDL编程] PC-CFR

说明：采用matlab simulink编写的消峰参考设计，可以直接生成verilog代码。消峰主要用于降低无线信号的峰均比，提高功放效率。-Clipping prepared using matlab simulink reference design, you can generate verilog code directly. Consumers peak mainly used to reduce radio signal PAR, improve power amplifier effic
<> 在 2025-06-22 上传 | 大小：2.49mb | 下载：6