[VHDL编程] matlab

说明：完成十余卷积过程，简单方便，能够这样那样这样，sorry-Convolution process more than a decade to complete, simple and convenient, this can be done this way, sorry
<章子怡> 在 2025-06-23 上传 | 大小：2.62mb | 下载：0

[VHDL编程] VHDLBhasker

说明：ebook HAVING ALL DETAILS CHEPTERS OF J BHASKER-ebook HAVING ALL DETAILS CHEPTERS OF J BHASKER
<pardeep> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] Lab1

说明：Lab1 Altera about VHDL
<ThanhTung> 在 2025-06-23 上传 | 大小：2.62mb | 下载：0

[VHDL编程] PCI-bus-interface-controller

说明：PCI总线接口控制器的FPGA设计与实现。本文档介绍了接口控制器的实现思想。-PCI bus interface controller FPGA design and implementation. This document describes the interface controller implementation ideas.
<shally> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] part1

说明：ALTERA DE2-115 LAB EXC. PART1 CODE
<mustafa> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] FPGA-QUARTUS_II

说明：EDA技术与VHDL，可帮助学习EDA技术与VHDL，可以了解有关FPGA知识-EDA technology and VHDL, and EDA technology can help to learn VHDL, FPGA can learn more about knowledge
<童昕> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] FPGA

说明：FPGA入门系列实验教程，手把手教你学习FPGA-FPGA Starter series of experiments tutorial taught you to learn FPGA
<周舟> 在 2025-06-23 上传 | 大小：2.62mb | 下载：0

[VHDL编程] DE1_UserManual_v1017

说明：this is a example about coding stype of vhdl
<khanh nguyen van> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] DDS_SYS_CLK100M

说明：基于FPGA的信号源设计，100M时钟，32位相位累加，能产生正玄波、方波，三角波，锯齿波，频率可调，频率范围0.03HZ-15MHZ。-FPGA-based signal source design, 100M clock, 32-bit phase accumulation can produce sine wave, square wave, triangle wave, sawtooth, adjustable frequency, the frequency range 0.03 Hz
<zhangchuan> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] FPGA-while-practicing-learning

说明：FPGACPLD边练边学 快速入门VerilogVHDL》源程序-FPGACPLD while practicing learning- Quick Start VerilogVHDL source program
<jiangqun> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0

[VHDL编程] ad9226_verilog

说明：AD9226在Sparten6上的FPGA代码实现，测试通过。-AD9226 Sparten6 FPGA code on the test, the adoption.
<tengdaizhou> 在 2025-06-23 上传 | 大小：2.62mb | 下载：0

[VHDL编程] dds

说明：这是一个用Verilog语言实现的一个数字信号产生器算法-This is a use Verilog language implementation of a digital signal generator is presented
<liu liushuai> 在 2025-06-23 上传 | 大小：2.61mb | 下载：0