[VHDL编程] rs422

说明：程序将通过rs422接口传进来的16bit数据转成串行输出的数据-Program will pass through the rs422 interface 16bit data transfer incoming data into a serial output
<徐琪> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] p8fft

说明：8点位数可变FFT算法的VHDL语言 已通过quartusii编译仿真-8-digit variable FFT algorithm VHDL, simulation has been compiled by quartusii
<justin> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] ISE_lab17

说明：VHDL语言实现正选信号发生器，并仿真验证的源程序及代码-VHDL language is selected signal generator, and simulation and verification of the source code
<kwdx> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] 32registergroup

说明：VHDL MIPS 32位寄存器组的设计-VHDL MIPS 32-bit register set design
<逆天之刃> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] wf1

说明：dds信号发生器，基于fpga的信号发生器，拥有基本的功能，是本人亲自编写，具有良好的稳定性和健壮性！我喜欢这个代码-dds signal generator, signal generator based on fpga, with basic functions，
<尼加提> 在 2025-06-23 上传 | 大小：2.56mb | 下载：0

[VHDL编程] UART

说明：进阶实验之UART串口，波特率115200，与PC通信，用verilog写的-Advanced experiments UART serial port, baud rate 115200, and PC communications, written with verilog
<林爻> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] ISE_lab17_sinsignal

说明：正弦信号发生器，excd-1竞赛开发学习板上实现 逻辑比较清晰-sin signal generator
<alex> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] ISE_lab17

说明：FPGA experimental program xilinx company s previous software -FPGA experimental program xilinx company s previous software
<郑> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] Embedded_Design_SW

说明：Embedded_Design_SW与Embedded_Design_HW配套, 是学习FPGA嵌入式软件参考程序，源自xilinx，权威易懂 -Embedded_Design_SW and Embedded_Design_HW facilities, Learn FPGA embedded software reference program, xilinx, authoritative and easy to understand
<jiluping> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] cepincexiang

说明：基于FPGA的频率计，能在数码管上显示频率 相位等信息，-FPGA-based frequency counter, frequency and phase information can be displayed on the LED,
<熊小卡> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] VERILOG-Simulation

说明：This VERILOG simulation example shows a 16 bit group ripple adder circuit for FPGA. The netlabel is used to split 16 bit bus to four 4 bit bus and connect them to four 4 bit adder. The result is joined to a 16 bit bus using netlabel. The Simulation c
<Raz> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0

[VHDL编程] Transmit_subsystem-master

说明：千兆以太网的相关资料，包括相关的一些测试文件(Gigabit Ethernet related information)
<黑加仑kiskis> 在 2025-06-23 上传 | 大小：2.57mb | 下载：0