[VHDL编程] AlteraFPGACPLD1

说明：Altera FPGA_CPLD设计 基础篇-Altera FPGA_CPLD Part Design
<梁先国> 在 2025-06-17 上传 | 大小：21.07mb | 下载：0

[VHDL编程] fpga

说明： FPGA入门教程,新手必读,可以帮助新手更快捷掌握资料-NO
<志波> 在 2025-06-17 上传 | 大小：21.07mb | 下载：0

[VHDL编程] AlteraFPGA

说明：AlteraFPGA_CPLD设计基础篇，值得一看-AlteraFPGA_CPLD Design Basics, worth a visit
<xiaoxiao> 在 2025-06-17 上传 | 大小：21.07mb | 下载：0

[VHDL编程] Altera_FPGA_CPLD

说明：Altera FPGA_CPLD设计 基础篇-Altera FPGA_CPLD Design Basics
<杨伟明> 在 2025-06-17 上传 | 大小：21.07mb | 下载：0

[VHDL编程] Altera_FPGA_CPLD_disign

说明：学习FPGA的经典图书!书中既有对开发环境QUARTUS的详细讲述，又有对硬件语言的讲解！-Classic books to learn FPGA! QUARTUS book both the details of the development environment described, but also to the hardware language to explain!
<hanyunmu> 在 2025-06-17 上传 | 大小：21.07mb | 下载：0

[VHDL编程] EDK_Program

说明：EDk的一些程序，可以当做示例来参考。开发环境为ISE10.0或更高版本。-EDk some of the procedures, can be used as an example to reference. The development environment for the ISE10.0 or later.
<Feng> 在 2025-06-17 上传 | 大小：21mb | 下载：0

[VHDL编程] uart

说明：用Verilog HDL编写的串口输入输出程序，可实现数据的传输，在DE2-70上测试通过，有很大的参考价值。-Prepared by the serial input and output using Verilog HDL program can achieve data transmission test by DE2-70, there is a great reference value.
<李桐> 在 2025-06-17 上传 | 大小：21.04mb | 下载：0

[VHDL编程] nios2audio

说明：在DE2_70板子上，实现的一个录音功能的设计-DE270 board to achieve the design of a tape recorder
<晨暹> 在 2025-06-17 上传 | 大小：20.89mb | 下载：0

[VHDL编程] led_111

说明：利用xilinx公司的basys2实验班实现流水灯程序-Use xilinx s basys2 experimental class program to achieve water lights
<尚文东> 在 2025-06-17 上传 | 大小：21.05mb | 下载：0

[VHDL编程] LCD32

说明：FPGA驱动3.2寸TFT，IC芯片为ILI9325，触摸屏控制芯片为TSC2046，亲测可用-FPGA drive 3.2-inch TFT, IC chip ILI9325, touch-screen control chip TSC2046, pro-test available
<栾思平> 在 2025-06-17 上传 | 大小：21.02mb | 下载：0

[VHDL编程] dianziqin

说明：基于FPGA的电子琴动态录音与回放系统在FPGA的基础上设计系统的核心功能模块，再配合相应外围电路，在实现了电子琴基本功能的同时，还增加了演奏音乐的存储功能。(The core function module of FPGA electronic organ dynamic recording and playback system based on FPGA based, together with the corresponding peripheral circuit, in the re
<幽山之隅 > 在 2025-06-17 上传 | 大小：20.96mb | 下载：0

[VHDL编程] y1

说明：FPGA input clock frequency 50Mhz, try to design a frequency divider to realize 1Hz count signal. Requirements: writing design modules; Write the test model.
<pluss> 在 2025-06-17 上传 | 大小：20.95mb | 下载：0