[VHDL编程] gdi1

说明：Viterbi decoder is used for decoding data encoded using Convolution Forward Error Correction codes or data that suffers inter-symbol interference. They occur in a large proportion of digital transmission. Viterbi decoders employed in digital wire
<skb> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] tx_module

说明：串口通信，实现开发板与计算机之间的数据传输-A serial port communication, realizing the development board and the transfer of data between computers
<崔文超> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] ADS1278

说明：ADS1278 8通道ADC数据采集程序，AD采样深度24bit，保留16bit输出。状态机编写。-ADS1278 8-channel ADC data collection procedures, AD sampling depth of 24bit, 16bit output reserved. Write state machine.
<郭俊媛> 在 2025-06-15 上传 | 大小：1kb | 下载：1

[VHDL编程] Basys2_100_250General

说明：Spartan 3e basys2管脚控制文件-Spartan 3e basys2 Pin control file
<李超惠> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_slave

说明：SPI功能模型，可以用于SPI的仿真验证工作，对其进行测试-Now for the SPI slave in the FPGA. Since the SPI bus is typically much slower than the FPGA operating clock speed, we choose to over-sample the SPI bus using the FPGA clock. That makes the slave code slightly more compli
<齐宇心> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo

说明：深度256的异步fifo 使用verilog语言编写的，能够实现简单的读写，存储功能！-256 the depth of asynchronous FIFO
<王先生> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic_control

说明：traffic controller verilog source code 1
<gokul> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] traffic_control_tb

说明：traffic controller verilog test bench code 2
<gokul> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] vsim

说明：flii adder wave form 3
<gokul> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] laser_timer

说明：laser timer source and test bench code 4
<gokul> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] fulladdr

说明：full adder source and test bench 5
<gokul> 在 2025-06-15 上传 | 大小：1kb | 下载：0

[VHDL编程] D_flipflop

说明：D flip flop source and test bench verilog code 6
<gokul> 在 2025-06-15 上传 | 大小：1kb | 下载：0