[VHDL编程] RAM_Delay

说明：利用块RAM实现数据延时，ab两路数据的位宽都是32位，a路延时16个时钟，b路延时8个时钟-Using block RAM data latency, ab two way data bits wide is 32, a way to delay 16 clock, eight clock delay b road
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[VHDL编程] init_LCD

说明：Initializes Toppoly TD043MTEA1 LCD. R02: Type 1 Dot inversion, VD and HD low polarity, Latch data on falling edge, 800x480RGB R03: Software register standby, pre-charge enabled, 100 drive capacity, PWM enabled, VGL pump enabled, cp_clk enabled, n
<Candace> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] final

说明：this vhdl code is for a 4th floor elevator control.
<asd> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] testbench_top_level.vhd

说明：testbench for top level, vhdl, audio synthesizer, top level
<aabdelwa> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] infrastructure.vhd

说明：infrastructure block for analog loop, vhdl, fpga, de2
<aabdelwa> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] top_level.vhd

说明：vhdl code for top level fpga, audio synthesizer
<aabdelwa> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] uart_send

说明：串口发送程序，用无数设备验证过的，可靠，波特率2M，系统时钟40M-Serial transmission program, verified by numerous equipment, reliable baud 2M, the system clock 40M
<张浩阳> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] vid_clkgen

说明：Xilinx xapp sink displayport vid clk geneator source
<asdfqqqwa> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] scan_led

说明：每个时钟，计数时间，实现8的扫描显示，在数码管上依次显示13579bdf，可以选择EDA实验箱，FPGA EP1C6Q240C8。-Each clock, counting time, achieve 8 scan display, turn on the digital tube display 13579BDF, can choose EDA experimental box, FPGA EP1C6Q240C8.
<LP> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] m_serial

说明：m序列产生。3个300阶m序列级联，产生近似随机的数数。输出包括串行输出的随机时钟和并行输出的32位的随机数。-m sequence generation. 3 300 m-order sequence cascade, resulting in an approximate number of random numbers. Output 32 of the random numbers and the parallel clock output comprises serial output
<汪海兵> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] CfgDDS_9910

说明：dds ad9910配置的verilog hdl程序，模块化设计，输入待配置的数据，字长，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置。-dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal, the timing can be automatical
<汪海兵> 在 2025-06-12 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：cordic的代码，适合初学者学习和交流-cordic code, suitable for beginners to learn and exchange
<吕攀攀> 在 2025-06-12 上传 | 大小：1kb | 下载：0