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[VHDL编程] esjz
说明:60-24 模拟时钟分钟小时计数器。 分钟为60标号的计数器从0-1-2-……58-59 循环往复,完成1个分循环,小时循环计数器加1;小时采用24小时制。-60-24 simulator of a clock, 60 is for minutes, starts 0 increased by 1,and cycle period is 60 once a cycle is finished, the 24 adding-type counter will increase by1 and<tomassam> 在 2025-06-14 上传 | 大小:1kb | 下载:0
[VHDL编程] Serial-port-sending
说明:基于FPGA的串口发送程序,用VHDL语言编写,采用状态机的方法,可用串口调试软件进行测试-FPGA-based serial port procedures, using VHDL language, using the state machine approach can be used to test serial debugging software<yyc> 在 2025-06-14 上传 | 大小:1kb | 下载:0