[VHDL编程] 基于FPGA的李沙育图形发生器

说明：这是一个用MAX+PLUSII开发FPGA（1K30器件）开发的李沙育图形发生器（硬件描述语言部分）。-This is a development with MAX PLUSII FPGA (1K30 device) developed Lissajous Pattern Generator (hardware descr iption language).
<孔玉> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] timer

说明：这是一个基于FPGA设计的24时多功能数字钟，具有正常星期、时、分、秒计时，动态显示，保持、清零、快速校分、整点报时、闹钟功能。-This is an FPGA-based design of multi-function digital clock 24 hours, with a normal week, hours, minutes, seconds, timing, dynamic display, maintaining, resetting, fast school hours, t
<紫郢寒光> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] EDA2

说明：比较器和DA器件实现AD功能的电路设计以及在EDA试验箱上的具体操作-Comparator and DA function devices to achieve AD EDA circuit design and the specific operation on the chamber
<李柏睿> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] 12864PVHDL

说明：主要是基于VHDL的12864的液晶显示的程序啊！-Mainly based on the 12864 LCD VHDL program ah!
<王展> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] Cronometro

说明：time counter with a display output
<karlv> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] yuying

说明：一个用 MAX puls编写的 语音存储程序，可以直接使用-A speech written by MAX puls stored procedures, you can directly use ~ ~
<张哲> 在 2025-07-28 上传 | 大小：772kb | 下载：0

[VHDL编程] EDA_dianzhen

说明：使用verilog语言写的16*16的点阵，能够实现左移、右移、暂停、复位等功能，可以自己定制RAM，改变显示的内容。-Verilog language written using the 16* 16 dot matrix, to achieve left, right, pause, reset and other functions, you can customize RAM, change the display content.
<李 建> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] LCD1602-display

说明：verilog编程实现在lcd1602上显示字符，在学习板上验证-verilog programming shown on the lcd1602 character, learning board verification
<飞天> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] WishboneSpecification

说明：WISHBONE Bus specification
<Yoon Lee> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] vga_graph_st

说明：该程序用vhdl编写的vga显示的小游戏，到时屏幕上会显示一个小球，一根棒子，一面墙，棒子可以通过按键控制来移动。而小球在不停的运动，遇到墙会反弹。-Game written by the program with VHDL VGA display, the screen will display a small ball, a stick, a wall, stick to move through the key control. Ball in constant motion, encou
<陈志伟> 在 2025-07-28 上传 | 大小：774kb | 下载：0

[VHDL编程] SHIFT4_Parallel-input-serial-output

说明：4位串行输入并行输出移位寄存器和移位寄存器产生伪随机序列的源代码以及相关分析-Four serial input and parallel output shift register and shift register of the source code of pseudo-random sequence and correlation analysis
<FANFAN> 在 2025-07-28 上传 | 大小：773kb | 下载：0

[VHDL编程] Uart-Verilog

说明：verilog实现串口通讯，包括verilog代码和testbench代码(verilog serial communication, including the verilog code and testbench Code)
<代工> 在 2025-07-28 上传 | 大小：773kb | 下载：0