[VHDL编程] sin

说明：基于Quartus II 5.0编写的正弦波发生器，可控频率，用vhdl编写的-Quartus II 5.0 on the preparation of the sine wave generator, controllable frequency, prepared using VHDL
<uuk> 在 2025-07-27 上传 | 大小：464kb | 下载：0

[VHDL编程] DEMO3_KX8051_GPS_FTEST_2C5

说明：此示例是8051核加频率计的联合设计,带有8051IP核资料-This example is the 8051 nuclear increase the frequency of joint design, with the nuclear information 8051IP
<对着天空> 在 2025-07-27 上传 | 大小：464kb | 下载：0

[VHDL编程] DP8051_FREE

说明：Free 8051 core upload
<zahir Parkar> 在 2025-07-27 上传 | 大小：464kb | 下载：0

[VHDL编程] DDRSDRAM

说明：DDR SDRAM的veilog hdl程序，经过验证 效果不错-DDR SDRAM' s veilog hdl procedures, good results verified
<寒心雪林> 在 2025-07-27 上传 | 大小：464kb | 下载：0

[VHDL编程] dds_first

说明：用vhdl语言，通过加法器和寄存器实现fpga的dds功能-Using vhdl language, and register through the adder to achieve the fpga functional dds
<邢旭> 在 2025-07-27 上传 | 大小：464kb | 下载：0

[VHDL编程] dianyabiao

说明：基于ISD4004的语音报值交直流电压表的设计：本文介绍了基于语音芯片ISD4004的语音报值交直流电压表的设计。电路由数据采集部分，A/D转换部分，键盘与显示部分，单片机控制部分，语音报值部分和扩展功能部分组成。电路使用了并行与串行总线相结合的方式，使设计与编程灵活简便。创意新颖有趣，富于人性化，避免了频繁观察仪器显示之苦，对减轻工程技术人员的工作量和提高工作效率现实意义。-ISD4004 voice-based value of AC and DC voltage at the design
<song> 在 2025-07-27 上传 | 大小：464kb | 下载：0

[VHDL编程] async_fifo

说明：用verilog语言编写并经过综合验证的异步FIFO的源代码-the verilog code of asynchronizing fifo
<马腾宇> 在 2025-07-27 上传 | 大小：465kb | 下载：0

[VHDL编程] VHDL-Cookbook.the.best

说明：This a Cookbook on VHDL. This is very simple to understand and comprehend-This is a Cookbook on VHDL. This is very simple to understand and comprehend
<Akhil> 在 2025-07-27 上传 | 大小：465kb | 下载：0

[VHDL编程] Electric_clock_design_with_VHDL

说明：本次设计的电子钟具有正常计时，时间手动设置，闹钟，秒表四种功能，能够输出24小时制的时间。 电子钟上电reset后，即以默认设置的时间00：00：00开始正常计时，工作模式为计时模式。mode键是工作模式切换键，按照计时—设置—闹钟—秒表四种模式一次切换。在正常计时模式下，按一下mode键切换至设置模式，left和right键用来调整小时或分钟使能被设置，up和down键用来调整时间，调整单位是1；设置好时间后按start_stop键确认（此处使用start_stop键作为ok键使用）。闹钟
<> 在 2025-07-27 上传 | 大小：465kb | 下载：0

[VHDL编程] DDRSDRAMverilog

说明：本文介绍了sdram控制器的。本文附上了介绍文档，具有详细的说明。-This article describes the sdram controller. The attached introductory document, a detailed descr iption.
<夏建龙> 在 2025-07-27 上传 | 大小：465kb | 下载：0

[VHDL编程] qiangdaqi

说明：设计一个四路抢答器。抢答器必须具有互锁功能，同时抢答时每次只能有一个输出有效。同时，抢答时具有计时功能，限定选手的答题时间，在接近规定时间时进行提示，达到规定时间发出终止音。主持人可控制加分或减分。-Design a four-Responder. Responder must have the interlock function, while there can be only one answer when output is active. Meanwhile, the answer,
<周慧> 在 2025-07-27 上传 | 大小：465kb | 下载：0

[VHDL编程] FPGA-VGA

说明：基于FPGA VGA基本显示源码 晶振50M 分辨率 640 x 480-Based FPGA VGA basic source crystal display 640 x 480 resolution, 50M
<2633063> 在 2025-07-27 上传 | 大小：465kb | 下载：0