[VHDL编程] wishbone_VHDL

说明：wishbone总线的VHDL源代码 wishbone适用于与FPGA中IP核的高速通信，其接口简单，速度快 成为ip通信的主流-Wishbone Bus VHDL source code Wishbone applicable to IP core in FPGA high-speed communications, and its easy interface, fast becoming the mainstream of ip communications
<王鹏> 在 2025-06-08 上传 | 大小：454kb | 下载：0

[VHDL编程] demo6-beep

说明：ep2c8q208的蜂鸣器程序，主要用在ep2c8q208芯片。-ep2c8q208 the buzzer programep2c8q208 the buzzer programep2c8q208 the buzzer programep2c8q208 the buzzer program
<jialifeng> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] Nios

说明：利用Quartus II实现基于Nios的CPU软核设计实现。包括基本原理和实现代码。-Make use of Quartus II realization to design a realization according to the Nios CPU soft pit.Include basic principle and carry out a code.
<mr.liu> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] DE2_i2sound

说明：这种设计将来自麦克风的音频输入信号线相结合，并把结果输出到输出信号线。将麦克风连接到MIC端口，一个音频源的LINE IN端口，扬声器/耳机的LINE OUT端口。-This design combines audio input from the microphone and line in signals and outputs the result to the line out signal. Connect a microphone to the MIC port, an audio
<黯魂天残> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] wtut_ver.ZIP

说明：码表程序，完整的verilog工程文件，完整的工程设计流程，包含时序约束，ip核的嵌入，以及DCM模块的使用-Stopwatch program, complete verilog project file, complete engineering design process, including the timing constraints, ip nuclear embedding, as well as the use of DCM module
<luojian> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] shiyan_5_1

说明：这是一个VHDL写的数码管扫描程序，本人在实验平台上验证无误，原版。-This is a write VHDL digital scanner, I verify and correct the experimental platform, the original.
<wzl> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] second

说明：利用Verilog HDL语言进行数字系统设计实现秒表的设计，涵盖原理图设计、文本设计以及进行波形仿真，并有对应的报告。报告中还包括BCD/7段译码集成电路74LS47仿真实验、单管分压式稳定工作点偏置电路仿真实验和8路智力竞赛抢答器电路设计-Use Verilog HDL language design and implementation of digital systems design stopwatch, covering schematic design, text, design,
<文闯> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] 3_05_SPI_Wr_Rd

说明：SPI读写实验，verilog源码，编译通过，有需要的拿去用-SPI source code
<张晓光> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] LED_PATTERN

说明：I HAVE NOW UPLOADED A DESIGN IMPLEMENTING DIFFERENT LED PATTERN ON FPGA BASED BOARD.IN THIS CODE BOTH SEVEN SEGMENT AND LED DISPLAY USED AT THE SAME TIME-I HAVE NOW UPLOADED A DESIGN IMPLEMENTING DIFFERENT LED PATTERN ON FPGA BASED BOARD.IN THIS CODE
<ANMOL GUPTA> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] Comparator

说明：Verilog program for an 8bit up down counter
<tom> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] AES

说明：AES算法部分模块行位移列变换以及主题程序加密解密-AES algorithm transforms part of the module rows and columns relating to the displacement of encryption and decryption program
<秦川> 在 2025-06-08 上传 | 大小：455kb | 下载：0

[VHDL编程] led_water

说明：酷睿系列流水灯通用程序，来回往返流水，点亮led(ledwater for ep2c8q208c8)
<晚风拂柳颜 > 在 2025-06-08 上传 | 大小：455kb | 下载：0