[VHDL编程] RS232

说明：quatus II 环境下vhdl实现RS232功能-quatus II environment realize RS232 VHDL functional
<王艳华> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] FFT_VHDL

说明：FFT的FPGA实现里面有测试程序。希望对FPGA的学习朋友有所帮助！-FFT of the FPGA test procedure to achieve there. FPGA want to be helpful to learn a friend!
<夏浪> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] FPGA

说明：描述了利用FPGA和51单片机实现等精度频率计，这个只包含FPGA部分的源程序-Describes the use of FPGA and MCU 51, such as precision frequency meter, the FPGA contains only part of the source
<sword> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] DDS_FINAL

说明：My project is on Direct Digital Synthesiser using Verilog HDL.This project is doing by me on july 2009 in summer training at NIT Kurukshetra, India. This DDS system generate the square wave, Triangular wave,Sine wave and saw wave with different fre
<Raju Kumar> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] seg

说明：程序说明: 本次实验控制开发板上面的数码管。 \1-f文件夹里面的程序控制数码管从1开始显示，逐渐加1，一直到f。 \1234文件夹里面的程序控制数码管显示1234。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Descr iption: This development board above th
<军军> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] Clock_Full

说明：clock program on altera de2-70 board
<eyup> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] cpu86

说明：this is a vhdl implementation of cpu 86
<RAVI> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] iso_rfid_send

说明：15693协议的发送模块，能够完成数据的发送，并且在特定的情况下发送错误指令，功能单一，可以完成16位数据的发送。-15693 protocol to send the module, to complete the data transmission, and in certain circumstances to send error commands, single function, you can complete the 16-bit data transmission.
<雍振强> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] fft16_vhdl

说明：16位FFT，含测试，VHDL，浮点FFT算法-FFT-16，VHDL
<杜杜> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] FPGAshiyan(2)

说明：FPGA入门系列实验教程——实验二.LED闪烁灯-Getting Started Tutorial FPGA series of experiments- Experiment II. LED flashing lights
<lutangshi> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] PID

说明：流量控制 正文 PID算法的自动控制 fpga-Flow control body of the PID algorithm for the automatic control
<贺宗攀> 在 2025-07-02 上传 | 大小：427kb | 下载：0

[VHDL编程] dpll

说明：本工程为锁相环，采用全数字系统设计，输出频率在10M~100M之间！可改进。-This project is phase-locked loop, all-digital system design, the output frequency between the 10M ~ 100M! Can be improved.
<小吴> 在 2025-07-02 上传 | 大小：427kb | 下载：0