[VHDL编程] USB 1.1 IP-CORE和设计范例 VHDL源代码

说明：USB 1.1 IP-CORE和设计范例 VHDL源代码-Sample program for USB1.1 IP core design, VHDL source code
<ken> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] shuzizhong

说明：设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与闹钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点，产生报时音报时。 实验平台： 1. 一台PC机； 2. MAX+PLUSII10.1。 Verilog HDL语言实现,还有完整的实验报告-The design of a can be hours, minutes, seconds time of
<盼盼> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] Lab_Picoblaze

说明：This a laboratory of picoblaze-This is a laboratory of picoblaze
<wahyan> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] lcm0

说明：入门，verilog语言，实现字符型液晶1602的显示，及按键控制-verilog
<方龙> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] usb

说明：contains important information about usb
<usbfpga> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] 61EDA_D888

说明：基于Verilog HDL出租车计费系统的研制-Based on Verilog HDL Taxi Accounting System
<panda chen> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] qiduanshumaguandongtaixianshi0000-9999

说明：七段数码管动态显示 采用vhdl语言设计 编译 已通过-Seven-Segment LED dynamic display design using vhdl language compiler has passed
<王冠> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] IDEinterface

说明： IDE接口时序和最全的接口定义，通过它可以实现硬盘的扇区读写-IDE interface timing and the most comprehensive interface definition, it can be achieved by sector hard disk read and write
<wang> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] vhdl-VGA

说明：VGA(Video Graphics Array)是IBM在1987年随PS/2机一起推出的一种视频传输标准，具有分辨率高、显示速率快、颜色丰富等优点-VGA (Video Array) is a little in 1987 IBM PS/2 machine together with launched a Video transmission standards, with high resolution, display spee
<王佳> 在 2025-05-25 上传 | 大小：416kb | 下载：0

[VHDL编程] FPGA-chaoshengbo-

说明：fpga 超声波测试 verilog源码，测试可用，也可当参考-fpga verilog source of ultrasonic testing, the test is available, it can be used as a reference
<徐松> 在 2025-05-25 上传 | 大小：417kb | 下载：0

[VHDL编程] FT245BL_test

说明：(1)FT245BL芯片datasheet(2)test，USB 转FIFO 芯片测试的verilog程序-(1) FT245BL chip datasheet (2) test, USB transfer FIFO chip testing procedures verilog
<wangqiang> 在 2025-05-25 上传 | 大小：417kb | 下载：0

[VHDL编程] an495_design_example

说明：ALTERA ers that having account in so they can help you to get your files. But to prevent overloading and abusing; We have some.ers that having account in so they can help you to get your files. But to prevent overloading
<yellowhataq> 在 2025-05-25 上传 | 大小：417kb | 下载：0