[VHDL编程] szsz

说明：数字时钟vhdl实现-Digital Clock VHDL to achieve
<黄朝谦> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] VHDL

说明：本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。 -This article describes the use of examples in the FPGA/CPLD prescaler t
<黄鹏曾> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] S4_LCD_VHDL

说明：基于ep1c6的vhdl的lcd控制程序实例 -Based on the VHDL ep1c6 the lcd control procedures examples
<ones> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] VHDL_fenpin

说明：利用FPGA进行分频期的设计，包括小数，分数等分频-Frequency for the use of FPGA design phase, including the decimal, the frequency scores of sub-
<张兆伟> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] test_bench

说明：Test benching in VHDL
<ali> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] divclock

说明：基于VHDL的各种分频器的设计。很好用，可修改成各种通用分频器-VHDL-based design of the various divider. Very good, and can be modified into a variety of common divider
<远 额> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] f_adder_4bit

说明：四位二进制全加器，用原理图输入的形式实现，在Quartus II 5.1下编译通过。-4 binary full adder, with schematic input in the form of implementation, compiled in the Quartus II 5.1 adoption.
<lzj> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] vhdl-100

说明：本资料中有100个vhdl的例子，是很好的学习参考资料。对于学习vhdl的人来说是很有用的。-This information has 100 vhdl example, is a good learning reference. For those who learn vhdl is very useful.
<qianmi> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] VHDLfenpin

说明：VHDL进行分频的完备资料,包含偶数、奇数、小数、分数-VHDL for the completeness of the information divide, including even and odd numbers, decimals, fraction
<djbyy> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] count100

说明：一个用VHDL语言编写的一百进制计数器。软件平台是Quartus II 7.2 ，由前面设计的小模块组合起来制作的，适合初学者，通过这些程序，刚接触VHDL的学习者可以一步步的去认识和了解VHDL，最后通过设计一个具有实用功能的电路，来增加学习者的成就感和学习兴趣。所有程序软硬件调试都成功通过，硬件平台是自己学校设计的一块开发板，要了解的可以联系本人。联系QQ：782649157 -Written in VHDL language using a binary counter 100. The
<QQ> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] DividerVHDL

说明：使用VHDL进行分频器设计，主要是一些分频的东西，整数分频，小数分频，奇次分频和偶次分频-Divider using VHDL to design, mainly because some sub-band stuff, integer divider, fractional-N, odd and even sub-sub-sub-sub-band frequency
<赵勇涛> 在 2025-06-16 上传 | 大小：315kb | 下载：0

[VHDL编程] frequency

说明：在CPLD和FPGA上采用VHDL语言进行分频器设计，供设计者参考-digital frequency divider design with VHDL
<zhangct> 在 2025-06-16 上传 | 大小：315kb | 下载：0