[VHDL编程] FIR

说明：用verilog设计的FIR滤波器。滤波器需要很快的处理速度，所以采用了wallace树算法，超前进位加法器-The FIR filter is designed with verilog. To improve the process speed, wallace tree and fast-carrylook-aheadarithmetic were used.
<simeon chan> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] counter

说明：这是用VHDL设计的十进制计数器，两个VHDL程序分别说明了out和buffer的区别-It is designed with VHDL decimal counter, the two VHDL procedures were illustrated the difference between out and buffer
<田怡> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] vending_machine

说明：自动售货机模型，可以设置商品价钱及数量。0.5元及1元投币。可以返回最多1.5元。-Vending machine model, can set the price and quantity of goods. 0.5 yuan and 1 yuan coin. Can return a maximum of 1.5 per head.
<lijiang> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] SRAM_Controller

说明：Altera University Program的Avalon总线IP核，SRAM控制代码，可以解压后直接挂载在Avalon总线上 -Altera University Program of the Avalon bus IP core, SRAM control code can be directly mounted after decompression in the Avalon bus
<vicky> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] clocksem

说明：电子表，实现计时记分计秒的功能，同时可以对时分秒进行校正，实现调时功能。-Electronic watches, time points of dollars to achieve a second function, at the same time when the minutes and seconds can be calibrated to achieve when the transfer function.
<赵朋成> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] VGA

说明：FPGA嵌入式开发的源代码，本实例是实现VGA彩条信号处理-the source file based on FPGA
<ganzhhua> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] ww1

说明： 本例实现的检测是否有三路信号输入，如果有可输出一个高电平，同时可计算第一路与第三路之间相差的脉冲数，使用vhdl语言与图形结合的方法。-Achieved in this case detect three-way signal input, if there is a high output, while the first road and calculate the difference between the third way of pulses, using vhdl languag
<顾婷婷> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] SIREN

说明：An Alarm Project Writen in VHDL for FPGA Devices
<saber> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] ssss

说明：spartan—3a对ddr2读写控制源程序，有verilog和vhdl版本-spartan-3a ddr2 read and write control of the source, there are versions of verilog and vhdl
<刘一平> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] adder

说明：用verilog语言描述的二级加法器，通过在ise环境下编译成功。-With the verilog language to describe the two adders, compiled by ise environment successfully.
<刘一平> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] Verilog

说明：用verilog实现七位最大公约数的算法，使用状态机，可仿真电路图-Seven with the greatest common divisor algorithm verilog implementation, the use of state machine circuit simulation
<LEEY> 在 2025-06-15 上传 | 大小：317kb | 下载：0

[VHDL编程] mux2to1

说明：二选一电路，实现最基本的电路信号输出选择，抢答器等判断电路的基础电路-Alternative circuits, realize the basic circuit signal output devices such as choice, vies to answer first based circuit judge circuit
<谢云磊> 在 2025-06-15 上传 | 大小：317kb | 下载：0